• 전기전자학회논문지
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• 제13권4호
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• pp.110-115
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• 2009

비디오 압축 코덱으로 널리 이용되는 H.264 표준의 움직임 보상기는 디코더에서 가장 복잡하고 연산시간이 많이 소모되는 유닛이다. 이러한 움직임 보상기의 성능을 결정하는 연산기가 보간 연산기(interpolator)이다. 1/4 보간 연산을 위해 휘도 픽셀은 6 탭 FIR 필터 연산이, 색차 픽셀은 2 탭 FIR 필터 연산이 필요하다. 본 논문에서는 이러한 복잡한 연산을 효과적으로 수행하는 고성능 보간 연산기 구조를 제안한다. 제안하는 구조는 이중 채널과 파이프라인 방식의 연산기로 구성되고 정수, 1/2, 1/4 보간 연산을 모두 수행할 수 있다. 연산기는 복잡도를 줄이기 위해 덧셈기와 쉬프터만으로 구성되면서도 반올림 오차가 전파되지 않도록 하여 연산결과의 정확도를 유지할 수 있다. 또한 보간 연산기의 구조는 연산기의 수를 조절하여 성능과 면적을 조절할 수 있다. 제안된 구조에 따라 휘도 및 색차 데이터를 위한 보간 연산기를 각각 Verilog-HDL을 이용하여 설계하여 동작과 성능을 검증하였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.363-371
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• 2013

본 논문에서는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n WLAN 표준의 3가지 블록길이(648, 1296, 1944)에 따른 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중표준 LDPC 복호기를 설계하였다. Layered 복호방식의 블록-시리얼(부분병렬) 구조와 SM(sign-magnitude) 수체계 기반의 DFU(decoding function unit)를 적용하여 하드웨어 복잡도를 최소화시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.13-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 312,000 게이트와 70,000 비트의 메모리로 구현되었고, 100 MHz@1.8V로 동작하여 79~210 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.132-135
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 약 47% 감소시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.1-8
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• 2004

본 논문에서는 사용 전원이 제한적인 이동통신 기기에 사용되는 터보 복호기의 전력 소모 원인이 되는 반복 복호 횟수를 줄이기 위한 알고리듬을 제안한다. 기존의 반복 횟수를 제어하는 방법의 경우, CRC를 사용하는 방법은 하드웨어 복잡도가 낮은 반면 BER 성능의 감소가 큰 단점이 있으며 LLR을 이용하는 방법은 BER 성능이 임계값에 의존적이며 임계값을 계산하는 추가적인 하드웨어가 필요한 단점이 있다. 제안된 알고리듬은 터보 코드의 우수한 오류 정정 성능을 이용하여 하나의 데이더 프레임에 대한 연속된 두 번의 복호 출력이 동일한 경우 복호를 종료하는 방법으로 간단한 버퍼와 계수기를 이용하여 하드웨어의 부담을 최소화하는 구현이 가능하며 BER 성능의 감소 없이 전력 소모를 줄일 수 있음을 확인하였다. 실험 결과, 제안한 방법은 BER 성능의 감소 없이 반복 복호 횟수를 60% 정도 줄이는 것으로 나타났으며, 반복 복호 횟수의 감소 정도에 비례하여 소모 전력도 절약된다.

• 한국통신학회논문지
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• 제31권12C호
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• pp.1143-1149
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• 2006

본 논문에서는 체크 노드 분할을 이용한 변형된 반복 복호 방법 [8]을 IEEE 802.16e 표준에서 제시된 low-density parity-check(LDPC) 부호에 적용하여 복호의 수렴 속도 개선을 확인한다 또한 IEEE 802.16e에서 제시된 LDPC 부호에 가장 적합한 체크 노드 분할 방법을 제안한다. 수렴 속도 개선은 반복 횟수를 줄일 수 있다는 의미에서 계산 복잡도를 감소시킬 수 있다. 이러한 체크 노드 분할을 이용한 복호 방법은 복호기의 하드웨어 구현이 병렬 처리 방식으로 구현되기 어려운 시스템에서 효과적인 직렬 처리 방식으로 적용될 수 있다. 제시된 LDPC 부호의 변형된 반복 복호 방법은 무선 통신 시스템 환경의 실제 복호기를 구현하는데 사용될 수 있다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.47-52
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• 2009

H.264 영상 압축 표준은 높은 압축률과 화질로 널리 이용되고 있다. 이러한 H.264 복호기에서 움직임 보상기는 가장 연산 시간이 오래 걸리고 복잡한 유닛이다. 이러한 움직임 보상기의 성능은 보간 연산기와 참조 픽셀을 외부에서 읽어 오는 동작의 효율성에 의해 결정된다. 따라서 고성능 보간 연산기를 설계하고 참조 메모리와 데이터의 관리를 통해 데이터 재활용을 늘려 외부 메모리 접근 횟수를 줄이는 것이 필요하다. 본 논문에서는 2 차원 회전 레지스터 파일과 움직임 벡터 예측기, 그리고 저복잡도 고성능의 보간 연산기를 이용한 효율적인 움직임 보상기 구조를 제안한다. 2 차원 회전 레지스터는 참조 메모리에서 읽어 온 픽셀 데이터를 보관하면서 보간 연산기에 필요한 픽셀 데이터를 신속하게 공급하고 재활용될 데이터를 효과적으로 처리할 수 있는 기능을 가지고 있다. 제안된 구조에 따라 움직임 보상기를 설계하고 인트라 예측기와 통합하여 예측 연산기를 구현하여 동작과 성능을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.229-232
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• 2012

본 논문에서는 Improved Normalized Min-Sum(INMS) 복호 알고리듬을 적용한 LDPC 복호기의 복호성능 및 복호 수렴속도를 고정소수점 Matlab 모델링과 시뮬레이션을 통해 분석한 후, Verilog-HDL로 하드웨어를 설계하였다. 설계된 LDPC 복호기는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)을 지원한다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, SM(sign-magnitude) 수체계 연산을 기반으로 하는 DFU(Decoding Function Unit)를 적용하여 면적을 최소화하였다. 기존의 DFU에 적용된 min-sum 복호 알고리듬 보다 복호성능이 좋은 INMS 복호 알고리듬을 적용함으로써 LLR 비트 수를 1-비트 감소시켜 하드웨어를 최적화시켰다.

• 한국통신학회논문지
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• 제35권2C호
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• pp.172-181
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• 2010

본 논문은 분산 비디오 코딩을 위한 적응적 블록 양자화 기법을 제안한다. 제안하는 방법에서는 분산 비디오 복호기에서 보조정보 프레임을 생성하면서 예측된 움직임 벡터를 부호기에 보내줌으로써, 부호기는 큰 복잡도의 증가 없이 보조정보 프레임을 완벽하게 복원한다. 또한, 이렇게 복원된 보조정보 프레임과 원본 프레임의 차이를 적응적으로 블록별 양자화를 수행한다. 제안한 방법은 오류 발생 비율을 이용하여, 교차 확률에 따라 적응적으로 부호화함으로써 부호화 비트를 감소시킬 수 있는 특징이 있다. 제안한 방법은 부호기에서 교차 확률 및 교차된 비트의 위치를 알 수 있기 때문에, 채널 복호기의 오류 수정 능력에 맞추어 패리티 비트를 전송하여 낭비되는 비트의 양을 감소시킬 수 있다. 컴퓨터 시뮬레이션을 통하여 제안한 방법이 기존의 방법 대비 66% 비트율 감소를 얻었으며, 기존의 DVC 피드백 채널에 따른 지연을 대폭 감소시켰다.

• 음성과학
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• 제10권3호
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• pp.241-250
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• 2003

In this paper, we implemented the vocoder of variable rate by applying the SOLA-B algorithm to the G.729A to the TMS320C5416 in real-time. This method using the SOLA-B algorithm is that it is reduced the duration of the speech in encoding and is played at the speed of normal by extending the duration of the speech in decoding. But the method applied to the existed G.729A and SOLA-B algorithm is caused the loss of speech quality in G.729A which is not reflected about length variation of speech. Therefore the proposed method is encoded according as it is modified the structure of LSP quantization table about the length of speech is reduced by using the SOLA-B algorithm. The vocoder of variable rate by applying the G.729A and SOLA-B algorithm is represented the maximum complexity of 10.2MIPS about encoder and 2.8MIPS about decoder in 8kbps transmission rate. Also it is evaluated 17.3MIPS about encoder, 9.9MIPS about decoder in 6kbps and 18.5MIPS about encoder, 11.1MIPS about decoder in 4kbps according to the transmission rate. The used memory is about program ROM 9.7kwords, table ROM 4.69kwords, RAM 5.2kwords. The waveform of output is showed by the result of C simulator and Bit Exact. Also, the result of MOS test for evaluation of speech quality of the vocoder of variable rate which is implemented in real-time, it is estimated about 3.68 in 4kbps.

• 대한전자공학회논문지SP
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• 제46권5호
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• pp.151-161
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• 2009

Audio Video Standard (AVS)는 중국내의 멀티미디어 응용기기를 위해 개발된 오디오/비디오 압축 표준이다. AVS는 표준화 코덱 중 성능이 가장 우수한 것으로 알려진 H.264/AVC에 비해 낮은 복잡도의 비디오 알고리즘을 사용하면서도 비슷한 RD 성능을 보인다. AVS 비디오 코덱은 VGA급 이상의 영상을 타겟으로 하기 때문에 큰 해상도에서 압축효율이 좋은 $8{\times}8$ 단위 블록의 예측 및 변환 알고리즘을 사용한다. 현재 중국에서 IPTV 및 모바일 애플리케이션을 위한 코덱으로 AVS를 사용하는 비중이 높아지고 있어 국내의 기업 및 연구소에서도 AVS를 위한 애플리케이션 및 칩 개발을 위한 연구가 진행되고 있다. 본 연구에서는 AVS 비디오 복호화기 알고리즘을 분석하고 이를 바탕으로 하여 불필요한 메모리 연산이 없도록 AVS 비디오 복호화기를 구현하고 이를 TI의 Davinci EVM보드에서 최적화하였다. 또한, 제안한 복호화기에 고속의 VLD 알고리즘을 적용하고 linear assembly로 디블록킹 필터를 구현하는 등 DSP에 적합하도록 최적화를 진행하였다. 이를 통해 AVS의 참조 소프트웨어인 RM 5.2J 복호화기와 비교하여 $500%{\sim}700%$의 복호 속도 향상을 이루었다.