• 한국결정성장학회지
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• 제7권2호
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• pp.334-340
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• 1997

불순물 주입에 의한 $SrTiO_3$ 박막의 전기적 특성 개선에 관하여 연구하였다. 잉여 SrO가 첨가되고 Fe, Cr 이온이 불순물 도핑된 박막은 $550^{\circ}C$, $Ar/O_2$비를 변화시키면서 형성되었다. 어셉터 이온 도핑에 의한 누설전류 특성이 개선됨을 알 수 있었다. 5 mol% SrO가 첨가되고, $550^{\circ}C$, $Ar/O_2$비가 5 : 5에서 형성된 $SrTiO_3$ 박막의 유전상수 값은 320, 누설전류 밀도는 $1.0 {\times} 1.0 A/\textrm{cm}^2$까지 개선될 수 있었다. 이러한 결과는 고유전 박막의 전기적 특성을 향상시킴으로써 차세대 메모리 유전체 물질 개발에 응용될 수 있을 것으로 기대한다.

• 한국항행학회논문지
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• 제13권6호
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• pp.957-963
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• 2009

본 논문은 스토리지 디바이스에 대한 자원관리 시스템의 설계에 관한 것이다. 컴퓨팅 환경의 변화와 복잡화에 따라 자원에 대한 효율적인 관리방안으로 제안되고 있는 표준관리응용프로그램을 설계하기 위해서 객체지향 모델링 기술에 바탕을 둔 공통정보모델을 사용하여 관리객체에 대한 모델링 과정을 수행하였다. 표준화된 관리응용프로그램 구현 방법을 사용하여 사용자에게 시각적인 특성을 제공할 수 있도록 GUI인터페이스를 구현하였으며 시스템의 구성 요소를 자동으로 검색, 관리하고 각 구성 요소의 상태 정보를 주의/경고/긴급의 3단계로 분류하여 사용자에게 제공하였다. 또한 다양한 구성 요소의 운용을 위한 설정기능을 제공하는 관리응용시스템을 구현하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.403-404
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• 2013

최근 scaling down의 한계에 부딪힌 DRAM과 Flash Memory를 대체하기 위한 차세대 메모리(Next Generation Memory)에 대한 연구가 활발히 진행되고 있다. ITRS (international technology roadmap for semiconductors)에 따르면 PRAM (phase change RAM), RRAM (resistive RAM), STT-MRAM (spin transfer torque magnetic RAM) 등이 차세대 메모리로써 부상하고 있다. 그 중 RRAM은 간단한 구조로 인한 고집적화, 빠른 program/erase 속도 (100~10 ns), 낮은 동작 전압 등의 장점을 갖고 있어 다른 차세대 메모리 중에서도 높은 평가를 받고 있다 [1]. 현재 RRAM은 주로 금속-산화물계(Metal-Oxide) 저항 변화 물질을 기반으로 연구가 활발하게 진행되고 있다. 하지만 근본적으로 공정 과정에서 산소에 의한 오염으로 인해 수율이 낮은 문제를 갖고 있으며, Endurance 및 Retention 등의 신뢰성이 떨어지는 단점이 있다. 따라서, 본 연구진은 산소 오염에 의한 신뢰성 문제를 근본적으로 해결할 수 있는 다양한 금속-질화물(Metal-Nitride) 기반의 저항 변화 물질을 제안해 연구를 진행하고 있으며, 우수한 열적 안정성($>450^{\circ}C$, 높은 종횡비, Cu 확산 방지 역할, 높은 공정 호환성 [2] 등의 장점을 가진 WN 박막을 저항 변화 물질로 사용하여 저항 변화 메모리를 구현하기 위한 연구를 진행하였다. WN 박막은 RF magnetron sputtering 방법을 사용하여 Ar/$N_2$ 가스를 20/30 sccm, 동작 압력 20 mTorr 조건에서 120 nm 의 두께로 증착하였고, E-beam Evaporation 방법을 통하여 Ti 상부 전극을 100 nm 증착하였다. I-V 실험결과, WN 기반의 RRAM은 양전압에서 SET 동작이 일어나며, 음전압에서 RESET 동작을 하는 bipolar 스위칭 특성을 보였으며, 읽기 전압 0.1 V에서 ~1 order의 저항비를 확보하였다. 신뢰성 분석 결과, $10^3$번의 Endurance 특성 및 $10^5$초의 긴 Retention time을 확보할 수 있었다. 또한, 고저항 상태에서는 Space-charge-limited Conduction, 저저항 상태에서는 Ohmic Conduction의 전도 특성을 보임에 따라 저항 변화 메카니즘이 filamentary conduction model로 확인되었다 [3]. 본 연구에서 개발한 WN 기반의 RRAM은 우수한 저항 변화 특성과 함께 높은 재료적 안정성, 그리고 기존 반도체 공정 호환성이 매우 높은 강점을 갖고 있어 핵심적인 차세대 메모리가 될 것으로 기대된다.

• 한국자기학회지
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• 제18권1호
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• pp.32-35
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• 2008

차세대 반도체 산업의 발전을 위하여 반도체 소자의 구조는 DRAM, FRAM, MRAM 등 여러 분야에서 다양한 연구가 진행되고 있다. 특히 이런 차세대 반도체 소자에서 금속 배선으로는 Cu가 사용되며, Cu 금속 배선을 위한 확산방지막에 대한 연구는 반드시 필요하다[1-3]. Cu 금속 배선을 위한 확산방지막에 대한 현재까지의 연구에서는 Tungsten(W)을 기반으로 Nitride(N)를 불순물로 첨가한 확산방지막에 대하여 연구되었다[4-7]. 이러한 W-N를 기반으로 본 연구에서는 물리적 기상 증착법(PVD) 방법인 RF Magnetron Sputter 방법으로 W-N 이외에 Carbon(C) 과 Boron(B)을 첨가하여 확산방지막의 특성을 확인하였고, 특히 Boron Target의 power를 변화하여 W-B-C-N 확산방지막의 Boron에 의한 특성과 열적 안정성을 연구하였다[8-10]. 실험은 다양한 Boron의 조성을 가지는 확산방지막을 증착하여 $\beta$-ray와 4-point probe를 사용하여 확산방지막의 특성을 확인하였고, 고온($700^{\circ}C{\sim}1000^{\circ}C$) 열처리한 후 X-ray Diffraction 분석을 하여 열적 안정성을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.216.1-216.1
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• 2013

PZT 박막은 강유전 특성과 압전소자 특성을 나타내는 물질로 DRAM (dynamic random acess memory)과 FRAM (ferroelectric RAM) 등의 기억소자용 capacitor와 MEMS (micro electro mechanical system) 소자의 압전 물질로 사용하기 위한 연구가 진행중에 있다. 하지만 이러한 연구에서는 PZT 박막의 전기적 특성 향상을 주목적으로 연구가 진행되어 왔다. 특히, 박막 공정중 발생하는 plasma에 의한 PZT의 전기적 특성 변화가 박막 표면의 물리적 변화에 기인할 것으로 추정하고 있지만 이에 대한 구체적인 연구는 미비하다. 이 연구에서는 plasma에 의한 PZT 박막 표면의 물리적 특성 변화를 연구하기 위하여 PZT 박막을 sol-gel을 이용하여 Si 기판위에 약 100 nm의 두께로 증착하였으며, 이후 최대 300 W의 Ar plasma로 plasma power을 증가시켜 각각 10분간 plasma처리를 실시하였다. PZT 박막 표면의 nano-mechanics 특성을 분석하기 위하여 Nano-indenter와 Kelvin Probe Force Microscopy (KPFM)을 사용하여 surface hardness, surface morphology를 확인하였고 특히, surface potential 분석을 통하여 PZT 박막 표면의 plasma에 의한 박막 극 표면의 전기적 특성 변화를 연구하였다. 이 연구로 plasma에 의한 PZT 박막은 표면으로부터 최대 43 nm 깊이에서의 hardness는 최대 5.1 GPa에서 최소 4.3 GPa의 분포로 plasma power 변화에 의한 특성은 측정 불가능하였다. 이는 plasma에 의한 영향이 시료 극 표면에 국한되어 나타나기 때문으로 추정되며 이를 보완하기 위하여 surface potential을 분석하였다. 결과에 의하면 plasma power가 0 W에서 300 W로 증가함에 따라 potential이 30 mV에서 -20 mV로 감소하였으나 potential의 분산은 100 W에서 최대인 17 mV로 측정되었으며, 이때 RMS roughness역시 가장 높은 20.145 nm로 측정되었다. 특히, 100 W에서 potential에서는 물결 모양과 같은 일정한 패턴의 potential 무늬가 확인되었다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.29-37
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• 1999

La 농도에 따른 PLT 박막을 sol-gel법으로 제작하여, La 농도가 PLT 박막의 전기적 특성에 미치는 영양을 조사하였다. La 농도가 5 mol%에서 28 mol%로 증가함에 따라 10KHz의 주파수에서 비유전률은 428에서 761로 증가하였고 유전손실은 0.063에서 0.024로 감소하였으며, 누설전류밀도는 150kV/cm의 전기장에서 6.96${\mu}A/cm^2$에서 0.79${\mu}A/cm^2$으로 감소하는 추세를 보였다. La 농도에 따른 PLT 박막의 이력곡선을 측정한 결과, La의 농도가 5mol%에서 28mol%로 증가함에 따라 잔류분극은 9.55${\mu}C/cm^2$ 에서 1.10${\mu}C/cm^2$ 으로 항전계는 46.4kV/cm에서 13.7kV/cm로 감소하였다. La 농도를 5 mol%에서 28 mol% 까지 변화시킨 PLT 박막에 대한 피로특성을 조사한 결과, La 농도가 증가할수록 피로특성이 현저히 개선됨을 알 수 있었다. 특히, La 농도가 28mol%인 PLT 박막의 경우, 상유전상을 가지며 5V에서 전하축적밀도와 누설전류밀도는 각각 134fC/${\mu}cm^2$과 1.01${\mu}A/cm^2$ 이었으며, La 농도가 10mol%인 PLT 박막은 6.96${\mu}C/cm^2$의 잔류분극과 40.2kV/cm의 항전계를 가졌다. 또한 ${\pm}5V$ 의 사각펄스를 $10^9$회 가한 후에도 잔류분극의 값이 약 20% 감소하는 비교적 우수한 특성을 나타내었다. 결론적으로, La이 10mol% 와 28mol% 첨가된 PLT 박막은 각각 NVFRAM과 차세대 DRAM 용 캐패시터 절연막으로 사용될 수 있는 매우 유망한 재료라 생각할 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제2권2호
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• pp.111-124
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• 2002

The ferroelectric RAM (FeRAM) has a great advantage for a system on a chip (SOC) and mobile product memory, since FeRAM not only supports non-volatility but also delivers a fast memory access similar to that of DRAM and SRAM. This work develops at three levels: 1) low voltage operation with boost voltage control of bitline and plateline, 2) reducing bitline capacitance with multiple divided sub cell array, and 3) increasing chip performance with write operation sharing both active and precharge time period. The key techniques are implemented on the proposed hierarchy bitline scheme with proposed hybrid-bitline and high voltage boost control. The test chip and simulation results show the performance of sub-1.5 voltage operation with single step pumping voltage and self-boost control in a cell array block of 1024 ($64{\;}{\times}{\;}16$) rows and 64 columns.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권1호
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• pp.52-58
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• 2006

Single-electron transistor (SET)-based logic cells and SET/FET hybrid integrated circuits have been fabricated on SOI chips. The input-output voltage transfer characteristic of the SET-based complementary logic cell shows an inverting behavior where the output voltage gain is estimated to be about 1.2 at 4.2K. The SET/FET output driver, consisting of one SET and three FETs, yields a high voltage gain of 13 and power amplification with a wide-range output window for driving next circuit. Finally, the SET/FET literal gate for a multi-valued logic cell, comprising of an SET, an FET and a constant-current load, displays a periodic voltage output of high/low level multiple switching with a swing as high as 200mV. The multiple switching functionality of all the fabricated logic circuits could be enhanced by utilizing a side gate incorporated to each SET component to enable the phase control of Coulomb oscillations, which is one of the unique characteristics of the SET-based logic circuits.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1998년도 제14회 학술발표회 논문개요집
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• pp.80-80
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• 1998

RU02 박막은 전이금속으로서 rutile 구조이며, 넓은 온도 영역에서 금속성의 를 나타내고, 700도 이상의 높은 온도에서 열적 안정성을 갖는 물질이다 이러한 특성 때문 에 RU02 박막은 실리콘 디바이스에서 배선 게이트 전극 확산 장벽 등에 응용가능성이 높 은 물질로 각광을 받고 있다- 특히 다결정 RU02 박막은 DRAM (dynamic random access m memory) 내의 강유전성 축전기의 전극으로서 유망한 물질이다. 지금까지 이러한 응용분야에 사용된 전극물질은 pt 금속이었다 그러나 이러한 금속전극은 SI 산소 그리고 강유전체의 구성물질 등과의 상호확산, pt 표면의 hillock의 존재로 생기는 전기적 단락, 기판과의 나쁜 점작성, 어려운 에칭 프로세스 등의 단점을 가지고 있다 더욱 더 심각한 문제는 P Pt'ferroelectric/Pt 구조에서 나타나는 aging과 fatigue인데, 이는 108 사이쿨 이후에 스위칭 가 능한 잔류 pOlarization 으$\mid$ 감소를 유발하게 된다- 최근 Berstein은 Pt 대신에 RU02를 사용함으로써 강유전체 축전기에서의 fatigue 현상을 크게 감소시켰다고 보고 한 바 있다 Burst川도 RU02 가 실리콘 표면과 유전체 물질 사이에 전기전도 어떠한 상호 확산도 일어나지 않음을 보였다. 그러나 이러한 연구 결과에도 증착조건과 RU02 박악의 특성에 관한 상호 관계가 충분히 더욱 더 중은 강유전성 박막올 만들기 위해서는 이러한 박막 전극에 않고 있다 연구되지 대한 상세한 연구가 반드시 필요하다고 본다. RU02 박막은 실리콘 기판 위에 고주파 마그네트론 스퍼터링 방법으로 증착하였다. 사용 한 타켓은 2 인치의 직경을 가지는 CERAC 사에서 제작한 Ruol다 초기 진공은 1O~6 Torr 이하였고, 고주파 전력은 20 - 80W 까지 변화시켰다 반응성 스퍼터링율 하기 위해 아르곤과 산소롤 주입하였고, 산소/(산소+아르곤)의 비를 변화시켰다 기판의 온도와 증착압력은 각각 상온에 서 500도까지 , 5mTorr에 서 100mTorr 까지 변 화시 켰 다 RU02 박막의 결정성을 조사하기 위해 XRD 표면 형상과 단면을 조사하기 위해 SEM을 사용하였다‘ 박악의 비저항을 조사하기 위해 4-단자법 van der Pauw 방법을 사용하였다. RU02 박막은 증착압력이 높을수록 비저항은 높아지고, 두께는 감소하였다. 특히 1 100mTorr에서는 작업가스와 스퍼터된 입자사이의 심각한 산란 때문에 아예 증착이 이루어 지지 않았다‘ RF 전력이 증가할수록 비저항이 낮아졌다. 이는 두께에 의존하는 결과이며 전형적인 금속박막에서 나타나는 현상과 유사함을 알 수 있었다- 기판온도와 작업가스의 산소 분압이 높을수록 비저항이 감소하였다‘ 이러한 사실은 성장한 박악의 결정구조와 밀접한 관련이 있음을 보여준다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1996년도 추계학술대회 논문집
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• pp.71-74
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• 1996

Ta$_2$O$_{5}$ film ale recognized as promising capacitor dielectric for future DRAM\`s. The electrical properties of Ta$_2$O$_{5}$films greatly depend on the heating condition. In the practical fabrication process, several annealing process, such as the annealing of Al in H$_2$(about 40$0^{\circ}C$) and reflow of BPSG (borophosphosilicate glass) film in $N_2$(about 80$0^{\circ}C$), exist after deposition of Ta$_2$O$_{5}$ film. In this paper, we describe the temperature effect on the electrical properties of W/Ta$_2$O$_{5}$/Si structure. The thin film of Ta$_2$O$_{5}$ and tungsten have been deposited on p-si(100) wafer using the sputtering system. The heating temperature was varied from 500 to 90$0^{\circ}C$ in $N_2$for 30min and The degree of temperature is 100\`C. In a log(J/E$^2$) Vs 1/E plot of typical I-V data, we find a linear relationship for the temperature of 500, $600^{\circ}C$ and as deposition. This could indicate Fowler-Nordheim tunneling as the dominant mode of current transports. However, we can not find a linear relationship for the temperature above $700^{\circ}C$. This could not indicate Fowler-Nordheim tunneling as the dominant mode of current transport. The high frequency (1MHz) capacitance-voltage (C-V) of W/Ta$_2$O$_{5}$/Si Capacitor were investigated on the basis of shift in the threshold voltage and dielectric constant. The magnitude of the threshold voltage and dielectric constant depends on the heating temperature, and increases with heating temperature.temperature.