• 한국산학기술학회논문지
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• 제13권2호
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• pp.795-800
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• 2012

최근 들어 유, 무선 네트워크를 통한 통신이 비약적으로 발전함에 따라 다양한 서비스가 통신망을 통하여 일상적으로 이루어지고 있다. 이에 따라 데이터 및 개인 정보를 보호할 수 있는 기술이 필수적으로 요구되어 지고 있으며, 이러한 정보보호 문제를 해결할 수 있는 보안 기술에 대한 연구가 활발하게 진행되고 있다. 본 논문에서는 다양한 암호 알고리즘들 중 타원곡선 암호의 키 선택 범위를 확장하기 위하여 실수체 기반 타원곡선 알고리즘의 연산항에 대한 연구를 수행하였다. 실험 결과, 실수체를 사용한 타원곡선 암호는 기존의 정수를 이용한 타원곡선 암호보다 다양한 키를 선택할 수 있어 보다 안전한 암호 시스템을 구현할 수 있음을 알 수 있었다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권5호
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• pp.2680-2700
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• 2017

Finite field arithmetic over GF($2^m$) is used in a variety of applications such as cryptography, coding theory, computer algebra. It is mainly used in various cryptographic algorithms such as the Elliptic Curve Cryptography (ECC), Advanced Encryption Standard (AES), Twofish etc. The multiplication in a finite field is considered as highly complex and resource consuming operation in such applications. Many algorithms and architectures are proposed in the literature to obtain efficient multiplication operation in both hardware and software. In this paper, a modified serial multiplication algorithm with interleaved modular reduction is proposed, which allows for an efficient realization of a sequential polynomial basis multiplier. The proposed sequential multiplier supports multiplication of any two arbitrary finite field elements over GF($2^m$) for generic irreducible polynomials, therefore made versatile. Estimation of area and time complexities of the proposed sequential multiplier is performed and comparison with existing sequential multipliers is presented. The proposed sequential multiplier achieves 50% reduction in area-delay product over the best of existing sequential multipliers for m = 163, indicating an efficient design in terms of both area and delay. The Application Specific Integrated Circuit (ASIC) and the Field Programmable Gate Array (FPGA) implementation results indicate a significantly less power-delay and area-delay products of the proposed sequential multiplier over existing multipliers.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.686-689
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• 2009

본 논문에서는 타원곡선 암호를 위한 스칼라 곱셈기의 설계에 대해 기술한다. 설계된 스칼라 곱셈기는 스마트카드 표준에 기술된 163-비트의 키 길이를 가진다. 유한체 $GF(2^{163})$ 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary recoding 방식을 적용한 Non-Adjacent-Format(NAF) 변환 알고리듬을 적용하여 설계하였다. 설계된 스칼라 곱셈기 코어는 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 정보보호학회논문지
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• 제30권1호
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• pp.1-15
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• 2020

화이트 박스 암호에 대한 부채널 분석 맥락의 공격인 차분 계산 분석(Differential computation analysis, DCA) 공격이 제안됨에 따라, 이에 대응하기 위해 Lee 등의 대응기법과 같이 테이블 인코딩 기반 마스킹 화이트 박스 암호가 제안되었다. 마스킹 화이트 박스 암호에 대한 기존 고차 DCA는 테이블 인코딩 기반의 마스킹 구현 구조를 고려하지 못하여 Lee 등이 제안한 대응 기술에는 적용이 불가능하였다. 본 논문에서는 테이블 인코딩 기반 마스킹 구현에도 적용할 수 있는 새로운 고차 DCA 기법을 제안하고, Lee 등이 제안한 마스킹 화이트 박스 암호의 비밀키 정보를 실제로 찾음으로써 그 유효성을 증명하였다.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1836-1842
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• 2010

센서네트워크는 유비쿼터스 환경을 실현할 수 있는 기술로서, 최근 무인 경비 시스템이나 에너지 관리, 환경 모니터링, 홈 자동화, 헬스케어와 같은 다양한 분야에 적용 가능하다. 하지만 센서네트워크의 무선 통신 특성은 도청과 전송 메시지에 대한 위변조, 서비스 거부 공격에 취약하다. 현재 센서네트워크 상에는 안전한 통신을 위해 ECC(elliptic curve cryptography)를 통한 PKC(public key cryptography)암호화 기법이 사용된다. 해당 기법은 RSA에 비해 작은 키길이를 통해 동일한 암호화 강도를 제공하기 때문에 제한된 성능을 가진 센서상의 적용에 적합하다. 하지만 ECC에 요구되어지는 높은 부하 때문에 센서상의 구현을 위해서는 성능개선이 필요하다. 본 논문에서는 센서 상에서의 ECC를 가속화하기 위해 ECC연산의 핵심연산인 곱셈에 대한 최적화 기법을 제안한다.

• 한국정보통신학회논문지
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• 제24권8호
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• pp.1044-1051
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• 2020

양자 컴퓨터의 시대가 점점 현실로 다가오고 있다. 이에 대비해 미국 국립 표준 기술 연구소에서는 양자 알고리즘으로부터 내성이 있는 양자 내성 암호의 표준을 정하기 위해 후보군을 모집했다. 제출된 암호들은 양자 알고리즘으로부터 안전할 것으로 예상이 되지만 알고리즘이 실제 양자 컴퓨터상에서 작동이 되었을 때에도 양자 알고리즘의 공격으로부터 안전한지 검증을 할 필요가 있다. 이에 본 논문에서는 부호 기반 양자 내성 암호의 이진 필드 상에서의 곱셈 연산을 양자 컴퓨터에서 작동될 수 있게 양자 회로로 구현하였고 해당 회로를 최적화 하는 방안에 대하여 설명한다. 구현은 대표적인 부호 기반 암호인 Classic McEliece에서 제시하는 2개의 필드 다항식과 ROLLO에서 제시하는 3개의 필드 다항식에 대하여 일반 곱셈 알고리즘과 카라추바 곱셈 알고리즘으로 구현하였다.

• 한국정보통신학회논문지
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• 제23권12호
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• pp.1609-1617
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• 2019

ECC (Elliptic Curve Cryptography)와 RSA를 기반으로 하는 다양한 공개키 암호 프로토콜 구현을 지원하는 하드웨어 가속기 설계에 관해 기술한다. NIST 표준으로 정의된 소수체 상의 5가지 타원곡선과 3가지 키길이의 RSA를 지원하며 또한, 4가지 타원곡선 점 연산과 6가지 모듈러 연산을 지원하도록 설계되어 ECC와 RSA 기반 다양한 공개키 암호 프로토콜의 하드웨어 구현에 응용될 수 있다. 저면적 구현을 위해 내부 유한체 연산회로는 32 비트의 데이터 패스로 설계되었으며, 워드 기반 몽고메리 곱셈 알고리듬, 타원곡선 점 연산을 위해서는 자코비안 좌표계, 그리고 모듈러 곱의 역원 연산을 위해서는 페르마 소정리를 적용하였다. 설계된 하드웨어 가속기를 FPGA 디바이스에 구현하여 EC-DH 키교환 프로토콜과 RSA 암호·복호 둥작을 구현하여 하드웨어 동작을 검증하였다. 180-nm CMOS 표준 셀 라이브러리로 합성한 결과, 50 MHz 클록 주파수에서 20,800 등가게이트와 28 kbit의 RAM으로 구현되었으며, Virtex-5 FPGA 디바이스에서 1,503 슬라이스와 2개의 BRAM으로 구현되었다.

• 한국정보통신학회논문지
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• 제21권8호
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• pp.1471-1479
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• 2017

2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러 곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$ CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다.

• 한국정보통신학회논문지
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• 제24권6호
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• pp.736-743
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• 2020

모듈러 곱셈은 타원곡선 암호 (elliptic curve cryptography; ECC), RSA 등의 공개키 암호에서 중요하게 사용되는 산술연산 중 하나이며, 모듈러 곱셈기의 성능은 공개키 암호 하드웨어의 성능에 큰 영향을 미치는 핵심 요소가 된다. 본 논문에서는 워드기반 몽고메리 모듈러 곱셈 알고리듬의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 모듈러 곱셈기는 SEC2 ECC 표준에 정의된 소수체 GF(p)와 이진체 GF(2k) 상의 11가지 필드 크기를 지원하여 타원곡선 암호 프로세서의 경량 하드웨어 구현에 적합하도록 설계되었다. 제안된 곱셈기 구조는 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 파이프라인 방식으로 처리하며, 곱셈 연산에 소요되는 클록 사이클 수를 약 50% 줄였다. 설계된 모듈러 곱셈기를 FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였으며, 65-nm CMOS 표준셀로 합성한 결과 33,635개의 등가 게이트로 구현되었고, 최대 동작 클록 주파수는 147 MHz로 추정되었다.

• TTA 저널
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• 통권177호
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• pp.107-109
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• 2018