• Journal of Information Processing Systems
• /
• 제8권1호
• /
• pp.159-174
• /
• 2012

This paper presents a study on a high-performance design for a block cipher algorithm implemented on modern many-core graphics processing units (GPUs). The recent emergence of VLSI technology makes it feasible to fabricate multiple processing cores on a single chip and enables general-purpose computation on a GPU (GPGPU). The GPU strategy offers significant performance improvements for all-purpose computation and can be used to support a broad variety of applications, including cryptography. We have proposed an efficient implementation of the encryption/decryption operations of a block cipher algorithm, SEED, on off-the-shelf NVIDIA many-core graphics processors. In a thorough experiment, we achieved high performance that is capable of supporting a high network speed of up to 9.5 Gbps on an NVIDIA GTX285 system (which has 240 processing cores). Our implementation provides up to 4.75 times higher performance in terms of encoding and decoding throughput as compared to the Intel 8-core system.

• 한국작물학회:학술대회논문집
• /
• 한국작물학회 2020년도 춘계학술대회
• /
• pp.120-120
• /
• 2020

Based on the simple sequence repeat (SSR) marker, a Korean wheat core collection were established with 616 wheat accessions. Among them, the SNP genotyping for the entire genome was performed using DNA chip array to clarify the whole genome SNP profiles. Consequently, a total of 35,143 SNPs were found and we re-established a mini-core collection with 247 accessions. Population diversity and phylogenetic analysis revealed genetic diversity and relationships from the mini core set. In addition, genome-wide association study (GWAS) was performed on 19 phenotypic traits; ear type, awn length, culm length, ear length, awn color, seed coat color, culm color, ear color, loading, leaf length, leaf width, seeding stand, cold damage, weight, auricle, plant type, heading stage, maturation period, upright habit, and degree of flag leaf. The GWAS was performed using the fixed and random model circulating probability unification (FarmCPU), which identified 14 to 258 SNP loci related to 19 phenotypic traits. Our study indicates that this Korean wheat mini-core collection is a set of germplasm useful for basic and applied research with the aim of understanding and exploiting the genetic diversity of Korean wheat varieties.

• 대한의용생체공학회:의공학회지
• /
• 제18권4호
• /
• pp.467-476
• /
• 1997

본 논문에서는 DSP코어를 채용한 디지털 보청기 칩을 설계 제작하였다. 디지털 보청기 칩은 크기와 소비전력면에서 크게 제한을 받는다. 이와함께 다양한 형태와 범위의 청각 손실에 대해 보상을 할 수 있어야 하기 때문에 알고리즘 개발을 위해 구조적인 유연성을 필요로 한다는 점도 칩 설계에 있어 또다른 제약이 된다. 본 연구에서는 16비트 고정 소수점 연산을 하는 크로그래머블 DSP 코어를 사용하여 보청기 칩을 설계하였다. 제작된 보청기 칩은 난청자의 청각 측정치를 바탕으로 8개의 주파수 대역에 걸쳐 비선형적으로 라우드니스를 보상해 준다. 필터 뱅크를 사용하는 대신에 본 연구에서에서는 단일 필터를 주파수 샘플링 방법으로 설계함으로써 주파수 왜곡을 최소화 하였다. 또한 프로그램 가능한 DSP 코어를 사용하였기 때문에 알고리즘 개발을 위한 시스템으로도 활용이 가능할 뿐만 아니라 $5,500\times5000$$\mu$$m^2$의 크기와 저전력 동작특성을 갖고 있어서 소형 보청기 제작에 적합하다.

• 대한전자공학회논문지SD
• /
• 제41권3호
• /
• pp.65-70
• /
• 2004

최근 하나의 칩에 여러 개의 코어들로 구성된 SOC(System on Chip) 테스트 비용의 증가로 인해 SOC 테스트에 있어서 재사용 방법론과 효율적인 테스트 방법의 중요성이 더욱 커지게 되었다. SOC 테스트의 일반적인 문제는 TAM(Test Access Mechanism)의 구조 설계와 테스트 코어 wrapper의 최적화, 테스트 스케줄링이 있다. 이러한 SOC 테스트의 목표는 테스트 시간과 하드웨어 오버헤드의 최소화이다. 이를 위해서 코어 내부의 스캔 체인과 입출력을 보다 균형 있게 배분하여 더 적은 테스트 시간과 TAM 너비를 사용하도록 테스트 시간과 하드웨어 오버헤드를 동시에 고려하여 설계하는 것이 중요하다. 본 논문에서는 SOC 테스트를 위한 비용을 줄일 수 있는 코어 테스트 wrapper 설계 기법을 제안한다. 본 논문의 제안 기법은 기존의 기법들의 장점을 취하고 단점을 보완함으로써 보다 적은 테스트 시간과 하드웨어 오버헤드를 가진다. 이를 입증하기 위해서 ITC'02 SOC 테스트 벤치마크 회로를 이용하여 실험을 하였다.

• 전자공학회논문지
• /
• 제51권11호
• /
• pp.83-93
• /
• 2014

최근 수년간 전기적 상호 연결 (electrical interconnect, EI) 기반 네트워크-온-칩 (Network-on-Chip, NoC) 에 대한 연구가 활발히 진행되고 있는 가운데, 궁극적으로 금속 배선은 대역폭, 응답 시간(latency), 전력 소모 등에서 물리적 한계에 직면할 것으로 예상된다. 실리콘 포토닉스(silicon photonics) 기술 발전으로 광학적 상호 연결(optical interconnect, OI)을 결합한 하이브리드 광학 네트워크-온-칩(Hybrid Optical NoC, HONoC)이 이러한 문제를 극복하기 위한 유망한 해결책으로 부각되고 있다. 한편 시스템-온-칩(System-on-Chip, SoC)은 높은 에너지 효율을 위하여 이기종 멀티 코어(Heterogeneous multi-core)로 구성되고 있어서 정형화된 토폴로지 기반 NoC 아키텍처의 확장이 필요하다. 본 논문에서는 타깃 애플리케이션 트래픽 특성을 고려한 에너지 및 응답 시간 최적화 하이브리드 광학 네트워크-온-칩의 토폴로지 설계 기법을 제안한다. 유전자 알고리즘을 이용하여 구현하였고, 실험 결과 평균 전력손실은 13.84%, 평균 응답 시간은 28.14% 각각 감소하였다.

• 한국정보통신학회논문지
• /
• 제24권8호
• /
• pp.1037-1043
• /
• 2020

본 논문에서는 IoT 기기를 위한 저가, 초소형, 저 전력의 반도체 공정 기반 물리적 복제 불가능 보안회로를 소개한다. 제안하는 보안회로는 SRAM 구조의 인버터 간 교차결합 경로에 스위칭 회로를 연결하여 챌린지 입력을 인가함으로써 다수개의 입출력 쌍을 갖도록 한다. 그 결과 제안된 구조는 기존 SRAM 기반 물리적 복제 불가능 보안회로의 빠른 동작 속도와 비트 당 소요면적이 작은 장점을 유지하면서도 다수개의 입출력 쌍을 갖는다. 제안된 스위칭 SRAM 기반의 물리적 복제 불가능 보안회로는 성능 검증을 위해 180nm CMOS 공정을 이용하여 총 면적 0.095㎟ 의 칩으로 제작하였다. 측정 결과 4096-bit의 CRP, 0의 Intra-HD, 0.4052의 Inter-HD의 우수한 성능을 보였다.

• Journal of Platform Technology
• /
• 제8권1호
• /
• pp.24-32
• /
• 2020

본 논문은 SMT라인의 핵심 기술인 칩마운터의 보급을 위해 교육연구용이나 샘플제작을 목적으로 사용이 가능한 3D 프린터 기술기반의 칩마운터를 설계하고 제작하였다. 저가형 구동부 설계를 위해 오픈루프제어가 가능한 스텝모터를 사용하였다. 스텝모터 사용으로 발생하는 모터의 진동, 탈조 등의 특성상 단점은 마이크로스텝제어 방법을 이용하여 보완하였다. 칩마운터 실험은 제작한 소형 칩마운터에 거버파일을 생성하고 실제 크기로 프린트하여 샘플보드 제작과 동일한 방법으로 HASL 처리되어 있는 PCB에 솔더크림을 프린팅한 후 부품을 실장하여 여러 번 반복해서 수행하였다. 실험결과 2012 미소부품과 달리 보정이 필요한 SOIC, TQFP 등의 부품은 부품 실장 시간이 2배정도 길었지만 비교적 정확히 실장되는 것을 확인할 수 있었다. 또한, 초기 위치에 대한 오차를 총 10회에 반복하여 측정한 결과 약 0.110mm의 비교적 적은 오차가 발생함을 확인할 수 있었다.

• ETRI Journal
• /
• 제27권5호
• /
• pp.569-578
• /
• 2005

The purpose of this paper is to describe the implementation of monolithically matching circuits, interface circuits, and RF core circuits to the same substrate. We designed and fabricated on-chip 1 to 6 GHz up-conversion and 1 to 8 GHz down-conversion mixers using a 0.8 mm SiGe hetero-junction bipolar transistor (HBT) process technology. To fabricate a SiGe HBT, we used a reduced pressure chemical vapor deposition (RPCVD) system to grow a base epitaxial layer, and we adopted local oxidation of silicon (LOCOS) isolation to separate the device terminals. An up-conversion mixer was implemented on-chip using an intermediate frequency (IF) matching circuit, local oscillator (LO)/radio frequency (RF) wideband matching circuits, LO/IF input balun circuits, and an RF output balun circuit. The measured results of the fabricated up-conversion mixer show a positive power conversion gain from 1 to 6 GHz and a bandwidth of about 4.5 GHz. Also, the down-conversion mixer was implemented on-chip using LO/RF wideband matching circuits, LO/RF input balun circuits, and an IF output balun circuit. The measured results of the fabricated down-conversion mixer show a positive power conversion gain from 1 to 8 GHz and a bandwidth of about 4.5 GHz.

• 대한전자공학회논문지SD
• /
• 제48권1호
• /
• pp.7-13
• /
• 2011

60GHz 대역 wireless personal area network(WPAN)을 위한 QPSK 복조기를 보인다. Mixed-mode QPSK 복조방식을 이용하여 전력소모와 면적을 줄였다. 설계된 회로는 60nm CMOS Logic 공정을 통해 제작되었으며, 4.8GHz 캐리어에서 최대 4.8Gb/s의 QPSK신호를 복조할 수 있다. 이 주파수에서, 복조기는 1.2V전원에서 54 mW를 소모하며, $150{\times}150{\mu}m^2$의 면적을 차지한다. 제작된 칩을 이용하여, 60GHz 링크에서 1.7GSymbol/s QPSK신호의 송선 및 복조 실험결과를 보인다.

• 한국통신학회논문지
• /
• 제30권3A호
• /
• pp.226-232
• /
• 2005

JTAG 기반 SoC의 디버깅 성능향상을 위한 온 칩 디버깅 유닛(On-chip debugging unit)을 제안하였다. 제안된 디버깅 유닛은 JTAG 모듈, 코어브레이커로 구성된다. JTAG 모듈은 기존의 IEEE 1149.1 표준을 변형하여 효율적으로 설계하였다. SoC 시스템의 집적도가 높아질수록 1회의 디버깅 사이클을 실행하기 위한 반복적인 TAP 명령의 인가가 예상된다. 제안된 디버깅 유닛이 TAP 명령 인가과정의 불필요한 클럭 소모를 최소화하였다. 성능분석 결과 기존의 방식과 비교하여 14% 정도의 디버깅 성능의 증가를 보였고 TAP 컨트롤러 회로의 게이트 수는 50% 정도 감소하였다.