• 한국항행학회논문지
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• 제18권5호
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• pp.437-444
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• 2014

모듈통합형 항공전자시스템은 연방형의 LRU (line replaceable unit)의 기능을 하나의 LRM (line replaceable module)에서 제공하고, 하나의 cabinet에 여러 개의 LRM을 탑재한다. IMA core 시스템의 VPM (video processing module)은 LRM으로써 ARINC 818 ADVB (avionics digital video bus)의 bridge 및 gateway 역할을 한다. ARINC 818은 광 대역폭, 적은 지연시간, 비 압축 디지털영상 전송을 위해 개발된 규격이다. VPM의 FPGA IP core는 ARINC 818 to DVI 또는 DVI to ARINC 818 처리와 video decoder, overlay 기능을 가진다. 본 논문에서는 VPM 하드웨어 구현에 대해 다루고, VPM 기능과 IP core 성능 검증 결과를 보인다.

• 한국콘텐츠학회논문지
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• 제9권3호
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• pp.9-19
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• 2009

본 논문에서는 최근 국제표준화가 이루어진 H.264/SVC 복호기 SoC 칩 개발을 위한 새로운 하드웨어 구조를 제안하고, 최적인 회로개발을 지원하기 위한 C-모델 시뮬레이터를 개발한다. 제안된 SVC 복호기는 표준규격의 기능들을 최적으로 처리하기 위한 하드웨어 엔진과 핵심 프로세서를 이용한 소프트웨어 등으로 구성되어 있어 기존의 임베디드 시스템으로 간단히 구현할 수 있다. 본 논문에서 제안한 복호기의 C-모델 시뮬레이터는 SVC의 스케일러블 베이스라인 프로파일을 기반으로 복잡도 감소를 위하여 B-픽처 구조를 사용하지 않는 IPPP 구조에 의한 스케일러블 만을 고려함으로서 칩 설계의 실용성을 증가시켰다. 하드웨어 구조와 C-모델 시뮬레이터의 유효성을 검증하기 위해 제안한 H.264/SVC 호기 시스템에 대한 결과를 제시한다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2006년도 하계종합학술발표회 논문 초록집
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• pp.429-429
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• 2006

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.333-336
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• 2001

This paper describes the design and implementation results of 40, 32, 24 and 16kbps ADPCM encoder and decoder circuit, based on the protocol CCITT G.726. We verified the ADPCM algorithm using C language and designed the RTL circuit with Verilog HDL. The circuit has been simulated by Verilog-XL, synthesized by Design Compiler and verified using Xilinx FPGA. Since the synthesized circuit includes a small number of gates, it is expected to be used as a core module in the digital voice and image processing SOC.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.102-116
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• 2009

최근 멀티코어 프로세서의 이용이 증가함에 따라, 멀티코어환경에서 고성능 H.264/AVC 코덱을 구현하기 위한 다양한 병렬화 기법들이 제안되고 있다. 이러한 기법들은 병렬화 기법 적용 방식에 따라 태스크 레벨 병렬화 기법과 데이터 레벨 병렬화 기법으로 구분된다. 태스크 레벨 병렬화 기법을 이용한 파이프라인 병렬화 기법은 H.264 알고리즘을 파이프라인 단계로 나누어 구현하며, 일반적으로 화면 사이즈가 작고 복잡도가 낮은 비트스트림에 유리하다. 그러나 프로세싱 모듈별 수행시간 차이가 커서 로드밸런싱이 좋지 않고, 파이프라인 단계의 수가 제한적이라 성능 확장성에 제한이 있어 HD 비디오같이 해상도가 큰 비트스트림 처리에는 적합하지 않은 단점이 있다. 본 논문에서는 로드밸런싱 및 성능 확장성을 고려하여 매크로블록 라인 단위로 쓰레드를 할당하는 수평적 데이터 레벨 병렬화 기법을 제안하고, 이에 대한 성능 예측 수식 모델을 통하여 성능을 예상한다. 또한 성능 예측의 정확성을 검증하기 위해 JM 13.2 레퍼런스 디코더에 대한 데이터 레벨 병렬화 기법을 ARM11 MPCore 환경에서 구현하고 이에 대한 성능 검증을 수행하였다. SoCDesigner를 이용한 사이클 단위의 성능 측정 결과, 본 논문에서 제시하는 쓰레드 증가에 대한 병렬화 기법의 성능 변화를 비교적 높은 수준의 정확도로 예측 가능하였다.

• 한국통신학회논문지
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• 제16권11호
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• pp.1027-1036
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• 1991

본 연구는ODIF(Open Document Interchanhe Format) elzhej(Decoder) 및 포스트스크립트(PostScript)변환기를 설계하였다. ASN.1 표기법을 적용하여 기술한 IS 8613에 기초한 ODIF 데이타스트림은 이를 하드카피등의 처리를 위해 적합한 내부구조로 디코드해야 한다. 또한 LBP를 이용한 고품질의 문서로 출력하기 위하여 문서의 내부구조를 포스트스크립트로 변화하는 포스트크립트 변환기를 제안하였다. 이들을 실현하기 위하여 많은 DA(Document Architecture), DAP(Document Application Profile)중에서 PDA(Processable DA) 및 Core 26(DAP 레벨 2)을 연구 대상으로 하였고 ICL(U.K)의 ODIF 데이터스트림으로 시스템의 실행을 확인하였다.

• 한국통신학회논문지
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• 제30권5C호
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• pp.371-381
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• 2005

본 논문에서는 동영상의 실시간 부/복호화를 위한 하드웨어 기반의 CAVLC 엔트로피 부/복호화기 구조를 제안한다. H.264/AVC의 무손실 압축 기법인 내용기반 가변길이 부호화(Context-based Adaptive Variable Length Coding)는 이전 표준의 기법과 다른 알고리즘을 채용하여 높은 부호화 효율과 복잡도를 가지고 있다. 이를 하드웨어 구조로 설계하기 위하여 메모리 재사용 기법을 적용하여 리소스를 최적화 하였으며, 지금까지 제시된 여러 엔트로피 부/복호화 구조 중 휴대용 기기에 적합한 성능 대비 리소스를 가지는 구조를 선택하고 이를 병렬 처리 구조로 설계하여 부호화 성능을 향상시켰다. 구현된 전체 모듈은 Altera사의 Excalibur 디바이스를 이용하여 검증하고 삼성 STD130 0.18um CMOS Cell Library를 이용하여 합성 및 검증하였다. 이를 ASIC으로 구현할 경우 부호화기는 150Mhz 동작주파수에서 CIF 크기의 동영상을 초당 300프레임 이상 처리하며 복호화기는 140Mhz 동작주파수에서 CIF 크기의 동영상을 초당 250 이상 처리할 수 있다. 본 결과는 하드웨어 기반의 H.264/AVC 실시간 부호화기와 복호화기를 설계하기에 적합한 하드웨어 구조임을 보여준다.

• 한국정보통신학회논문지
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• 제12권6호
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• pp.1056-1063
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• 2008

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하였으며, 이를 통해 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다. 설계된 비터비 복호기의 BER (Bit Error Rate) 성능에 대한 시뮬레이션 결과, 부호화율 1/3과 구속장 7로 동작하는 경우에 3.6 dB의 $E_b/N_o$에서 $10^{-4}$의 비트 오류율을 나타냈다.

• 한국정보전자통신기술학회논문지
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• 제1권2호
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• pp.91-98
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• 2008

국내 지상파 DMB방송 표준에서는 2003년 말 국제 표준으로 제정한 MPEG-4 BSAC(Bit Sliced Arithmetic Coding) 오디오 복호화 방식를 표준으로 채택하였다. 본 논문에서는 MPEG-4 BSAC 오디오 복호화기의 주요 도구 및 모듈에 대해 32비트 고정소수점 연산으로 구현하고 ARM926EJ-S 프로세서에 인라인 어셈블리(Inline Assembly)를 적용하여 최적화 한다. 최적화에 대해 본 논문에서는 RISC프로세서인 ARM926EJ-S의 Core Cycle을 가장 높게 발생시키는 곱셈 및 MAC(Multiply And Accumulation)연산에 집중한다. 그리고 각 모듈 및 도구에서 빈번히 발생하는 곱셈 연산과 MAC연산의 처리를 효율적으로 하기 위하여 대상 프로세서인 ARM926EJ-S에서 사용 가능한 ARMv5용 어셈블리 명령어를 분석하여 사용한다. 최적화된 결과는 MIPS(Million Instruction Per Second)를 기준으로 평가한다. 구현 결과는 96kbps BSAC bitstream을 65MHz CPU clock에서 실시간으로 디코딩할 수 있음을 보여준다.

• 한국통신학회논문지
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• 제42권2호
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• pp.432-443
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• 2017

MPEG-H 3D 오디오 표준은 UHDTV 등의 초고해상도 방송서비스에 대응하는 실감음향 서비스의 제공을 목표로 한다. 이를 위해 본 표준은 다채널 신호, 객체 신호, 장면 기반 신호의 부호화/복호화 기술과 다양한 재생 환경에서 3차원 오디오 제공을 위한 렌더링 기술, 후처리 기술 등 방대한 기술을 통합하였다. 본 표준의 참조 소프트웨어 복호화기는 여러 모듈들이 결합된 구조로 다양한 모드에서 동작이 가능하며, 각 모듈들이 독립된 실행파일로 순차적으로 실행되어 실시간 처리가 불가능하다. 본 논문에서는 MPEG-H 3D 오디오의 코어 복호화기, 포맷 변환기, 객체 렌더러, 바이노럴 렌더러의 각 함수를 동적 라이브러리화 및 통합하여 프레임 기반 복호화가 가능하도록 하였다. 또한 MPEG-H 3D 오디오의 각 모드별 연산량을 측정하여 다양한 하드웨어 플랫폼에서 적합한 모드를 선택하기 위한 참고 자료를 제공한다. 연산량 분석 결과, 한국 방송 표준에 포함된 저연산량 프로파일은 채널 신호로 렌더링을 할 경우 QMF 합성 연산의 2.8배에서 12.4배의 연산량을 가지며, 바이노럴 렌더링을 할 경우 QMF 합성 연산의 4.1배에서 15.3배의 연산량을 가진다.