• 한국컴퓨터정보학회논문지
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• 제14권9호
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• pp.105-113
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• 2009

본 논문은 외국인 110만명 시대에 양질의 외국인력을 도입하기 위하여 국가의 외국인력수급에 최적의 시스템으로 노동생산성을 높이면서, 사회비용을 감소시키는 개선된 외국인고용관리시스템(EPS) 구현에 목적이 있다. 외국인력에 대한 구직자 상세정보가 부족함으로 인하여 양질의 외국인근로자 채용에 어려움을 주고 있고, 외국인력 선발시 참고자료인 구직자명부의 신뢰성을 떨어뜨리고 있어 이를 해소하기 위하여 현행 시스템에 구직자정보동영상관리시스템을 구현할 필요가 있다. 이를 위하여 본 논문에서는 기존 시스템에 동영상 합성기능을 추가함에 있어 멀티미디어기술과 네트워크 전송 고압축코덱 데이터베이스 기술을 접목한 동영상 임베디드 시스템등을 도입하여, 기업의 수요에 부합하고 사업주가 필요로 하는 외국인근로자를 채용하는 진보된 외국인고용관리시스템에 대하여 제시하였다.

• 한국정보처리학회논문지
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• 제6권7호
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• pp.1919-1928
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• 1999

기존의 속도 독립 회로 합성 시스템에서 사용되는 기술 방법들은 각각 특정한 설계 양식과 합성 방법에 적합하도록 만들어졌기 때문에 표준화 된 기술 방법으로 채택되지 못하고 있다. 본 논문에서는 하드웨어 기술을 위한 표준 언어인 VHDL을 이용하여 속도 독립 회로를 기술하고 합성하는 방법을 제안한다. VHDL은 광범위한 언어이므로 본 논문에서는 속도 독립 회로의 기술과 합성에 이용될 수 있는 VHDL 부집합을 정의한다. 그리고 VHDL로 기술된 회로 명세를 신호 전이 그래프로 변환한 다음에 기존의 합성 알고리즘을 이용하여 속도 독립 회로를 합성한다. 이를 위하여 각각의 VHDL 문을 부분적인 신호 전이 그래프로 변환하고 부분적인 신호 전이 그래프들을 합병함으로써 VHDL 프로그램 신호 전니 그래프로 변환하는 세계적인 방법을 제안한다. VHDL을 이용함으로써 시뮬레이션, 테스팅 등 기존의 VHDL 기반의 다양한 설계프로그램들과 속도 독립 회로 합성 프로그램을 통합하는 프레임워크 개발이 가능하게 되고 기존의 회로 설계자들이 쉽게 비동기 회로에 접근할 수 있게 되는 장점이 있다.

• 한국정보처리학회논문지
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• 제3권3호
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• pp.640-654
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• 1996

본 논문에서는 BDD(Binary Decision Diagrams) 를 이용한 다단계 리드뮬러회로 합성 방법을 제시한다. 기존의 다단계 노리 합성 도구인 FACTOR에서는 논리 함수를 입력 분 할에 의해 맵 형태의 행렬로 표현하고 행렬 연산을 통해 다단계 회로를합성한다. 이 방법은 논리 합성의 입력으로 맵을 사용하기 때문에 입력 수에 따라 기억 공간이 지수 적으로 중가하고 이에 비례하는 연산 시간에 필요하게 되어 대규모 회로에서 잘 동작 되지 않는다. 이러한 단점을 해결하기 위해 기존의 방법과는 다른 새로운 시도로서 BDD 표현에 의해 최선의 패턴을 선택하므로 최소화된 다단계 리드뮬러회로를 구현한다. 본 논문에서 제시한 방법을 사용한 benchmark 회로의 실험 결과, 대부분의 회로에서 기존의 결과(2)에 비해 개선된 결과를 보인다. 특히, 대칭 함수에 대해서는 최적에 가까운 결과를 보인다. 대규모 회로에서 합성 결과를 개선하기 위해 최선의 입력 분할을 고려하므로 기존의 결과보다 개선된 결과를 얻었다.

• 한국전자통신학회논문지
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• 제16권3호
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• pp.533-540
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• 2021

시스템의 성능을 평가하기 위하여 1차원 3-이웃 셀룰라 오토마타(Cellular Automata, 이하 CA) 기반의 의사 난수 생성기가 여러 분야에서 많이 응용되고 있다. 보다 더 효과적인 키 수열 생성을 위해 2차원 CA와 1차원 5-이웃 CA가 응용되었으나, 주어진 특성 다항식에 대응하는 대칭 1차원 5-이웃 CA를 설계하는 것은 매우 어려운 문제이다. 이를 해결하기 위해 특성 다항식의 점화식을 이용한 합성 방법, Krylov 행렬을 이용한 합성 방법과 같이 1차원 5-이웃 CA 합성에 관한 연구들이 진행되었다. 그러나 여전히 비선형 방정식을 풀어야 하는 문제점이 있었다. 이러한 문제점을 해결하기 위해, 최근 90/150 CA의 전이 행렬과 블록행렬을 이용한 1차원 5-이웃 CA 합성 방법이 제안되었다. 본 논문에서는 제안된 알고리즘의 이론적인 과정을 상세히 기술하고 그 알고리즘을 이용하여 높은 차수의 원시 다항식에 대응하는 대칭 1차원 5-이웃 CA를 구한다.

• 전자공학회논문지T
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• 제36T권3호
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• pp.94-100
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• 1999

본 논문은 멀티미디어 환경에서 디지털 시스템의 이론 및 실습이 하나의 통합된 기능을 제공하는 코스웨어를 구현하였다. 디지털 시스템 해석, 설계 이론 및 하드웨어 기술 언어 이해를 제공하는 이론 영역과 이를 직접 실습 할 수 있는 실습 영역으로 구성되어 있으며, 이론 영역에서는 디지털 시스템의 기본 소자에서 설계를 하드웨어 언어의 표현 방법을 브라우져를 통하여 익힐 수 있는 환경이 제공되며, 실습 영역에서는 실습에 필요한 도구의 설정, 디지털 시스템 실습 및 디지털 시스템의 합성 실습 환경을 사운드 이미지 및 동영상으로 제공한다. 또한 구현한 디지털 시스템 코스웨어 도구의 정상적인 운용을 인증 받기 위해 한국컴퓨터 연구조합에서 주관하는 인증 시험을 거쳐 본 도구의 신뢰성을 인정받았다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.83-88
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• 2008

본 논문에서는 상위수준 합성에서의 비트단위 지연시간을 고려한 새로운 스케줄링 기법을 제안한다. 기존의 상위수준 합성을 위한 비트단위 지연시간 계산 방법은 특정 resource에서만 제한적으로 이용할 수 있었다. 하지만 본 연구에서는 다양한 resource에 대해서도 적용할 수 있는 효율적인 비트단위 지연시간 계산 방법을 개발하여, 이를 스케줄링에 적용하였다. 스케줄링 알고리즘은 리스트 스케줄링을 기반으로 하였으며, 스케줄링 과정에서 비트단위 지연시간을 고려하여 chaining을 수행한다. 또한 resource 제약조건하에서 성능을 더욱 향상시키기 위해 multi-cycle chaining을 수행할 수 있다. 잘 알려진 몇 가지 DSP 예제에 대한 실험 결과는 제안한 방법이 기존의 리스트 스케줄링에 비하여 평균 14.7% 성능을 향상시킬 수 있음을 보인다.

• Journal of Microbiology
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• 제38권3호
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• pp.145-149
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• 2000

GroEL is a typical molecular chaperone. GroEL synthesis patterns at various culture temperatures in Escherichia coli were investigated in this study. No significant differences in the amount of GroEL produced from the chromosome were found at 30 and 37$^{\circ}C$. However, GroEL production increased 3.4-fold at 42$^{\circ}C$. GroEL synthesis was not transient but continuous at 42$^{\circ}C$, although most heat shock gene expression is known to be transient. To understand the role of the groEL structural gene, a groE promoter-lacZ fusion was constructed. Interestingly , while transcriptional fusion is not thermally inducible, it is inducible by ethanol, suggesting that the secondary structure of the groEL transcript is involved in thermal regulation of the groEL gene. Secondary structures of groE mRNA at 37 and 42$^{\circ}C$ were compared using the computer program RNAdraw. Distinct structures at the two temperatures were found, and these structures may be related to a high level of GroEL expression at 42$^{\circ}C$.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.280-287
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• 1997

성공적인 음성인식·합성 시스템을 구축하기 위해서는 음운론적 지식, 특히 운율 정보의 도입이 매우 중요하다. 본 연구에서는 우선 음성인식·합성을 위한 운율음운 론의 연구동향을 개관하고, 국어의 음운단위와 경계의 설정에 관한 이론적·실험적 고찰을 정리하였으며, 음운단위에 따른 경계의 자동적 발견을 위하여, 데이터를 수집 하고 시스템을 구현하여 실험을 행하였다. 단순회귀 신경망을 이용하여, 2,200여 개 의 문장에 있는 12,000여개의 음운단어를 외부정보의 도움이 전혀 없이 훈련시킨 결 과, 70%정도의 예측률을 보였다. 본 연구에서 사용한 방법을 다른 정보와 결합하여 사용한다면, 음운경계의 발전과 그에 따른 분절화를 정확하게 행할 수 있으리라 기대 된다.

• 한국정보과학회논문지:시스템및이론
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• 제27권2호
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• pp.216-226
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• 2000

본 논문에서는 시간 제한 조건을 가진 신호 전이 그래프로부터 바동기 회로를 합성하는 방법을 기술한다. 이 방법에서는 기존의 방법과는 달랴 상태 그래프를 생성하지 않고 신호 전이 그래프로부터 직접 신호 전이들간의 관계를 구하여 비동기 회로를 합성한다. 본 논문의 합성 과정에서는 먼저 타이밍 분석을 통하여 임의의 두 신호 전이 사이에 시간 제한 조건 내에서 병렬 관계와 인과 관계가 있는지를 구 한다. 그 다음에는 이들 관계들로부터 우선 순위 그래프를 생성하고 이 그래프 상에서 경로들을 구함으로써 해저드가 없는 회로를 생성한다. 실험 결과에 의하면 본 논문에서 제안한 합성 방법은 상태 수가 많은 회로에 대해서 현저하게 합성 시간을 단축시킬 수 있을 뿐만 아니라 기존의 합성 방법과 비교하여 거의 같은 면적의 회로를 합성한다.

• 한국정보과학회논문지:시스템및이론
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• 제27권2호
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• pp.227-233
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• 2000

이 논문은 회로 설계의 상위 단계에서 저 전력 회로 합성을 위한 효율적인 알고리즘을 제시한다. 풀고자하는 문제는, 상위 단계 회로 합성의 두 가지 주요 작업인 스케줄링과 하드웨어 할당 과정에서 최소의 전력 소모를 가지는 데이타 경로를 합성해 내는 것이다 이 문제의 해결 방안으로， 우리는 과거 연구 결과에서 도출된 전력 소모를 줄이기 위한 기존의 요소들을 기초로 하여， 상위 단계 회로 합성에서 최적(optimal)의 전력 소모를 가지는 데이타 경로를 얻기 위한 IP (integer programming) 표현을 유도하였다. 그 다음， 유도된 IP 식을 이용하여 최소 전력 소모의 회로 합성을 위한 스케줄링과 하드웨어 할당 작업을 빠른 시간에 수행하기 위한 단계적 근사치 계산 방법을 고안하였다 실제， 우리는 실험을 통해 제안된 알고리즘이 매우 빠르며, 상위 단계에서의 데이터-경로 합성에서 전력 소모량을 줄이는데 매우 효과적임을 보여준다.