• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2016년도 전력전자학술대회 논문집
• /
• pp.487-488
• /
• 2016

In this paper, a new active circuit for common-mode voltage (CMV) cancellation in three-level NPC (neutral-point clamped) inverters is proposed, which can avoid the saturation of the common-mode transformer (CMT). The proposed circuit utilizes an additional three-level leg to produce the compensating CMV of the NPC inverters, which eliminates the CMV of the inverter through the CMT.

• 대한전자공학회논문지SD
• /
• 제40권9호
• /
• pp.714-723
• /
• 2003

아날로그 IC의 signal swing을 증가시키고 노이즈를 감소시키는 효율적이고 기본적인 방법은 fully-differential 회로를 이용하는 것이다. 하지만 differential-mode 신호처리에 영향을 미치는 common-mode 출력 레벨을 안정되도록 하기 위해서는 common-mode feedback (CMFB)회로가 사용되어야 한다. 본 논문에서는 CMFB 구성과 출력 레벨을 안정되도록 하기 위해 사용되는 에러증폭기 회로들의 설계 방법을 기술하고, 트랜지스터들로만 구성된 효율적인 저 증폭도 에러증폭기론 제안한다. 제안된 에러증폭기는 phase margin 증가 및 differential-mode 입력 신호의 swing 폭을 증가시킨다.

• 대한전자공학회논문지
• /
• 제4권4호
• /
• pp.2-12
• /
• 1967

MOS 전계효과 transistor를 이용하여 직류착동증폭기를 설계하여 A 정도의 극미소직류전류를 측정하는 장치에 관한 연구이다. 등가회로를 이용하여 전압이득과 동상전압변별비를 주는 식을 유도하였으며 유효등가 source 저항을 대단히 높이기 위한 정전류원회로의 실현을 위한 해석을 하였다. 전압이득은 6.6, 상온에서의 drift는 하루에 1.5mv 정도이고 동상전압변별비는 최고 84db 이었다. 이것은 MOS transistor의 대단히 높은 입력저항의 특징을 살려 전잡상등에서 나오는 극미소직류전류의 측정을 간단하게 할 수 있게 하는 것이다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2007년도 제38회 하계학술대회
• /
• pp.1406-1407
• /
• 2007

본 논문에서 제안한 ac-PDP(Plasma display panel) 셀구조는 Long gap의 전극 사이에 보조 전극을 삽입한 구조이다. 일반적으로, long gap 구조를 가진 PDP cell은 높은 방전 개시 전압을 가지므로, Long gap 전극 사이에 보조전극을 삽입하여 방전 개시 전압을 낮춤과 동시에 휘도 상승, 소비 전력의 감소효과로 발광효율의 향상을 가져왔다. 제안한 구조의 구동을 위하여 asymmetric mode와 long gap mode라는 2가지 파형을 가지고 실험하였다. 두 파형은 공통적으로 기존의 ADS(Address and Display period Separated)파형을 Y(Scan), Z(Common), A(Address) 전극에 인가하였으며, 보조적극에는 Z(Common) 전극의 파형을 수정한 형태로 인가하였다. Asymmetric mode는 보조전극에 Z(Common) 전극에 인가되는 파형과 같은 형태의 파형을 인가하여 Long gap의 구조를 가지지만 Short gap에서 방전이 가능하도록 설계하였고, long gap mode는 보조전극에 인가되는 Z(Common) 파형 중 sustain pulse를 초기 3개만을 주어 Short gap에서 방전을 개시함과 동시에 priming 입자를 생성하고, 나머지 sustain 구간에서는 floating시켜 이미 생성된 priming 입자를 long gap에서 구동을 가능하도록 하였다.

• 한국콘텐츠학회논문지
• /
• 제6권3호
• /
• pp.38-45
• /
• 2006

본 논문은 LCD driver IC의 전송선 당 데이터 전송률을 2배로 하기 위한 이중 저전압 차동신호 전송 (DLVDS) 회로를 제안한다. 제안된 회로에서는 2-비트 데이터를 하나의 송신기에서 입력 받고, 2-비트 데이터를 듀얼레벨을 갖는 차동신호로 전송한다. 따라서 기존의 저전압 차동신호 전송기법(LVDS)의 특징을 유지하면서 2-비트 데이터를 2개의 전송선을 통하여 전송할 수 있다. 제안된 송신기는 전류원 피드백 회로를 이용하여 출력의 공통모드 바이어스 흔들림을 보상했다. 그리하여 기존의 회로의 입력 바이어스와 기준 바이어스 전압 차이로 출력의 공통모드 바이어스 흔들림이 발생하는 문제가 해결되었다. 수신기에서는 디코드 회로를 통해 원래의 2-비트 입력 데이터를 복원할 수 있다. 제안된 회로는 $0.25{\mu}m$ CMOS 공정으로 설계하였고, 시뮬레이션 결과 1-Gbps/2-line의 전송률을 갖고, 2.5V의 전원에서 35-mW의 전력소모를 나타냈다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2004년도 하계학술대회 논문집 B
• /
• pp.1232-1234
• /
• 2004

In this paper, we represent both occurrence reason of Surge-voltage and Leakage current of AC drive system which is operated by Voltage-type PWM Inverter. It generates a compensating voltage which has the same amplitude as, but the opposite phase to, the common-mode voltage produced by the PWM inverter. The compensating voltage is superimposed on the inverter output by a common-mode transformer. As a result, the common-mode voltage applied to the load is canceled completely. The design method of the active common-mode noise canceler is also presented in detail. Therefore, we try to describe the method controling both of them and all of the proprieties are proved by our experiment.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2019년도 전력전자학술대회
• /
• pp.384-385
• /
• 2019

본 논문에서는 단상 컨버터/3상 인버터 시스템에서 공통모드 전압 저감을 위한 PWM 기법을 제안한다. 컨버터/인버터 시스템은 스위칭에 의한 공통모드 전압으로 인해 전동기의 누설전류와 절연파괴 등의 문제가 발생할 수 있다. 이에 본 논문에서는 영전압벡터 인가시간에 따라 유효전압벡터의 위치를 선정하여 공통모드 전압을 저감하는 방법에 대해 제안한다. 모의실험을 통하여 제안된 기법의 효용성을 검증하였다.

• 한국철도학회논문집
• /
• 제11권3호
• /
• pp.248-256
• /
• 2008

본 논문은 고속철도 주변 통신회선에 발생되는 잡음전압의 실체 파악을 통해 전력유도잡음전압이 발생하지 않는 것을 증명하였으며, 국내통신회사 및 전파연구소에서 사용하고 있는 평형도 측정에서의 문제점과 계측 오류를 규명하며 표준 측정회로와 측정 조건을 ITU-T 국제 기준에 맞도록 개정할 것을 제안한다.

• 전력전자학회논문지
• /
• 제19권6호
• /
• pp.488-493
• /
• 2014

This paper presents a carrier-based pulse-width modulation(PWM) method for reducing the common-mode voltage of a three-level four-leg converter. The idea of the proposed PWM method is intuitive and easy to be implemented in digital signal processor-based converter control systems. On the basis of the analysis of space-vector PWM(SVPWM) and sinusoidal PWM(SPWM) switching patterns, the fourth leg pole voltage of the three-phase converter called "f leg pole voltage" is manipulated to reduce the common-mode voltage. To synthesize f leg pole voltage for the suppression of the common-mode voltage, positive and negative pole voltage references of f leg are calculated. An offset voltage is also deduced to prevent the distortion of a, b, and c phase voltages. The feasibility of the proposed PWM method is verified by simulation and experimental results. The common-mode voltage of the proposed PWM method in peak-to-peak value is 33% in comparison with that of the conventional SVPWM method. The transition number of the common-mode voltage is also reduced to 25%.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2020년도 전력전자학술대회
• /
• pp.106-108
• /
• 2020

This paper introduces a new pulse-width modulation (PWM) method to reduce common-mode voltages (CMVs) and compare its performance with other reduced CMV-PWM (RCMV-PWM) methods. To avoid the use of zero-vectors which cause high CMV peaks, the introduced method splits every reference vector into two vectors such that the peak-to-peak magnitude of CMV is reduced by one-third of conventional space-vector PWM (SVPWM). The performance of RCMV-PWMs altered by the modulation index are analyzed with simulation results.