• Journal of Information Processing Systems
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• 제17권1호
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• pp.191-202
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• 2021

In an Internet of Things (IoT)-configured system, each device executes on-chip software. Recent IoT devices require fast execution time of complex services, such as analyzing a large amount of data, while maintaining low-power computation. As service complexity increases, the service requires high-performance computing and more space for embedded space. However, the low performance of IoT edge devices and their small memory size can hinder the complex and diverse operations of IoT services. In this paper, we propose a remote on-demand software code execution unit using the cloudification of on-chip code memory to accelerate the program execution of an IoT edge device with a low-performance processor. We propose a simulation approach to distribute remote code executed on the server side and on the edge side according to the program's computational and communicational needs. Our on-demand remote code execution unit simulation platform, which includes an instruction set simulator based on 16-bit ARM Thumb instruction set architecture, successfully emulates the architectural behavior of on-chip flash memory, enabling embedded devices to accelerate and execute software using remote execution code in the IoT environment.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.427-435
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• 2015

This paper presents a high-throughput low-complexity decoder architecture and design technique to implement successive-cancellation (SC) polar decoding. A novel merged processing element with a one's complement scheme, a main frame with optimal internal word length, and optimized feedback part architecture are proposed. Generally, a polar decoder uses a two's complement scheme in merged processing elements, in which a conversion between two's complement and sign-magnitude requires an adder. However, the novel merged processing elements do not require an adder. Moreover, in order to reduce hardware complexity, optimized main frame and feedback part approaches are also presented. A (1024, 512) SC polar decoder was designed and implemented using 40-nm CMOS standard cell technology. Synthesis results show that the proposed SC polar decoder can lead to a 13% reduction in hardware complexity and a higher clock speed compared to conventional decoders.

• 한국정보처리학회논문지
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• 제7권8호
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• pp.2473-2483
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• 2000

본 논문에서는 영상 통신 채널 상에서 발생하는 잡음을 효과적으로 제거하기 위해 터보코드를 사용하였다. 터보코드는 복호 성능이 우수하지만 시스템의 복잡도와 복호 과정의 시간지연 때문에 실시간 통신에는 부적합하다는 단점이 있다. 이 문제를 극복하기 위해, 본 논문에서는 터보코드의 부·복호기에 사용되는 인터리버의 크기를 감소시켜 영상 데이터를 전송 할 때 소요되는 시간지연을 줄이는 새로운 세미 랜덤(Semi-Random)인터리버 알고리즘을 제안하였다. 세미 랜덤 인터리버 알고리즘은 입력 프레임의 길이를 1/2 크기만큼 인터리버를 구성하고, 인터리버 내에 데이터를 입력할 때는 블록 인터리버 처럼 행으로 입력하며, 데이터를 읽을 때는 랜덤하게 읽음과 동시에 다음 데이터가 그 주소 번지에 위치하게 된다. 그러므로, 기존의 블록, 대각, 랜덤 인터리버와 알고리즘의 복잡도를 비교할 시 그 복잡도가 1/2로 감소되어 세미 랜덤 인터리버를 터보코드에 적용할 때 영상 데이터를 실시간 처리할 수 있다.

• 전자공학회논문지
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• 제50권8호
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• pp.28-38
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• 2013

본 논문에서는 단일 반송파 시스템에서 LDPC(low density parity check) 부호와 LMS(least mean square) 알고리즘을 이용한 적응 등화기를 사용한 시스템에서 간단한 계산을 통한 궤환 신호를 생성하여 성능을 향상 시키는 개선된 터보 등화기를 제안한다. LDPC부호는 오류를 정정하는데 있어서 매우 좋은 성능을 보인다. 그러나 LDPC 부호는 열악한 환경에서 좋은 성능을 내기 위하여 긴 패리티 검사행렬을 사용하고 LDPC 부호의 반복을 증가시켜 계산량이 크게 늘어난다. 추가로 성능을 더욱 향상시키기 위해 LDPC 부호 기반의 터보 등화 방법을 사용한다. 이 시스템의 경우 반복횟수의 증가로 계산량이 매우 크게 증가하는 단점이 있다. 이러한 계산량의 증가를 보완하기 위하여 LDPC 부호와 연판정 이후의 신호를 이용하여 적응 등화기를 조절한다. 시뮬레이션 결과 더 적은 계산량으로 LDPC 부호를 사용하고 SISO-MMSE(soft input soft output minimum mean square error)알고리즘 기반인 터보 등화기에 근접하는 성능을 내는 것을 확인하였다.

• 한국통신학회논문지
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• 제28권8A호
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• pp.598-606
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• 2003

본 논문에서는 비동기 WCDMA 시스템의 빠른 셀 탐색을 위해 제안된 극성변조(PCM. Polarization Code Modulation) 셀 탐색 기법의 성능을 분석하고자 한다. 극성변조 셀 탐색 기법은 비동기 WCDMA 시스템의 표준 셀 탐색 알고리즘의 셀 탐색 시간을 단축하고 또한 수신기의 복잡도를 줄일 수 있는 기법으로, 홀드 코드를 이용하여 생성된 새로운 그룹 코드를 정의하고 이를 WCDMA P-SCH에 극성 변조하여, 기존 WCDMA의 2단계에서 사용되던 S-SCH의 그룹 코드(RS code)를 대체한다. 따라서 WCDMA 표준에 정의된 2개의 동기 채널을 하나로 줄일 수 있기 때문에 기존 WCDMA 셀 탐색 알고리즘에 비해 기지국 신호의 이득을 얻을 수 있는 기법이다. 본 논문에서는 극성변조 셀 탐색 알고리즘의 성능을 평가하기 긴하여 수학적 모델을 정의하고, 이를 통해 셀 탐색 성공 확률과 평균 탐색 시간을 이론적으로 분석하였다. 그 결과 극성변조 셀 탐색 알고리즘은 WCDMA 표준 셀 탐색 알고리즘의 성능에 비해 수신기 복잡도 측면과 셀 탐색 시간 측면에서 장점을 가지는 것을 확인할 수 있었다.

• 한국시뮬레이션학회논문지
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• 제18권3호
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• pp.1-11
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• 2009

본 논문에서는 자동차 패널 자동창고 시스템의 PLC 시뮬레이션 적용 연구 사항에 관해 소개한다. 자동차 차종의 증가에 따라 차종 별 패널 공급의 복잡도가 향상되었다. 이를 해결하기 위해 AS/RS 시스템을 사용하지만, 내부 시스템 로직의 복잡성으로 인해 사전에 검증하는 것이 매우 어렵다. 특히 AS/RS시스템 제어의 중추적 역할을 하는 PLC는 하위 레벨의 언어로 기술되기 때문에, 사용자가 정확히 이해하고 검증을 수행하기 힘든 것이 현실이다. 본 논문에서는 이 같은 논리적 복잡성과 언어적 한계를 극복하고자 PLC 와 3D 모델을 연동하는 시뮬레이션 환경을 제안하였다. 특히 차체 조립라인의 설비 및 패널 데이터를 실측치를 기반으로 하였고, 실제 PLC 신호를 이용하여 환경을 구축함으로써 시스템 구축 이전에 시운전 환경을 완벽히 구현하였다. 사용자는 제안된 시뮬레이션 환경에서 AS/RS 로직을 시운전 할 수 있게 되었고, 이를 통해 경제적, 시간적 이득을 얻게 되는 장점을 갖는다.

• 한국전자통신학회논문지
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• 제6권1호
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• pp.20-26
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• 2011

본 논문에서는 NM(node monitoring) 알고리듬과 NP(Piecewise Linear Function Approximation)를 사용해서 LDPC 코드 복호의 복잡도를 감소시키기 위한 효율적인 알고리듬을 제안한다. 이 NM 알고리듬은 새로운 node-threshold 방법과 message passing 알고리듬에 근거해서 제안되었는데, 이에 NP 방법을 사용해서 알고리듬의 복잡도를 더 줄일 수 있었다. 이 알고리듬의 효율성을 입증하기 위해서 모의 실험을 하였다. 모의실험결과, 기존에 잘 알려진 방법에 비해서 20% 정도 더 효율적이었다.

• 한국전자통신학회논문지
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• 제10권11호
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• pp.1231-1238
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• 2015

본 논문에서는 노드 모니터링(NM)과 Piecewise Linear Function Approximation(: NP)을 사용하여 LDPC 디코딩 알고리듬의 계산복잡도를 감소시키는 알고리듬을 제안한다. 이 알고리듬은 기존의 알고리듬보다도 더 효율적이다. 제안된 알고리즘이 기존의 방법보다도 개선되었다는 것을 확인하기 위해서 모의실험을 하였다. 실험결과, 제안된 알고리즘의 계산은 기존의 방법에 비해 약 20 % 향상되었음을 확인하였다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1991년도 학술발표논문집
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• pp.40-48
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• 1991

McEliece 공개키 암호체계에 대한 새로운 암호해독적 공격이 제시되어진다. 기존의 암호해독 algorithm이 exponential-time의 complexity를 가지는 반면, 본고에서 제시되어지는 algorithm은 polynomial-time의 complexity를 가진다. 모든 linear codes에는 systematic generator matrix가 존재한다는 사실이 본 연구의 동기가 된다. Public generator matrix로부터, 암호해독에 사용되어질 수 있는 새로운 trapdoor generator matrix가 Gauss-Jordan Elimination의 역할을 하는 일련의 transformation matrix multiplication을 통해 도출되어진다. 제시되어지는 algorithm의 계산상의 complexity는 주로 systematic trapdoor generator matrix를 도출하기 위해 사용되는 binary matrix multiplication에 기인한다. Systematic generator matrix로부터 쉽게 도출되어지는 parity-check matrix를 통해서 인위적 오류의 수정을 위한 Decoding이 이루어진다.

• 한국통신학회논문지
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• 제22권7호
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• pp.1419-1426
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• 1997

A new SCEE(Syndrome Check Error Estimation) decoding method for convolutional code and concatenated SCEE/RS (Reed-Solomon) conding scheme are proposed. First, we describe the operation of the decoding steps in the proposed algorithm. Then deterministic values on the decoding operation are drived when some combination of predecoder-reencoder is used. Computer simulation results show that the compuatational complexity of the proposed SCEE decoder is significantly reduced compared to that of conventional Viterbi-decoder without degratation of the $P_{e}$ performance. Also, the concatenated SCEE/RS decoder has almost the same complexity of a RS decoder and its coding gain is higher than that of soft decision Viterbi or RS decoder respectively.