• 한국통신학회논문지
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• 제31권9A호
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• pp.868-877
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• 2006

센서 네트워크에서 시각 동기 기술은 위치 추적, 암호화 기술에서의 타임 스탬프, 타 노드들로부터의 같은 이벤트 중복 감지 인식, 기록된 이벤트들의 발생 순서 구분 등 다양한 응용을 위해 필수적이다. 그리고 최근 센서 네트워크에서 신뢰성 및 고장 허용성에 대한 문제가 최근 연구의 주요한 영역으로 대두되고 있다. 본 논문에서는 네트워크 고장과 클럭 고장이라는 두가지 고장 모델을 가정하여 센서 네트워크에서 고장 허용 시각 관리 기법에 대해 제시한다. 제안한 기법은 노드 클럭의 불안정한 동요나 표류율에 심각한 변화가 발생하는 등의 고장이 발생했을 때 이러한 클럭 오류의 네트워크 전파를 제한하며 토폴로지 변화에 대응한다. 시뮬레이션 결과는 제안한 동기 기법이 기존의 TPSN과 비교하여 클럭 고장이 있을 때 동기화 비율이 $1.5{\sim}2.0$배 나은 성능을 보인다.

• 공학교육연구
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• 제13권2호
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• pp.28-32
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• 2010

The mechanical clock was designed and produced by students as a trial theme of PBL class. The limit of making time is three weeks and main material is limited to paper. Only a basic mechanism drawing is given. As the principle of mechanical clock is not complex and does not need the special knowledge of mechanical engineering, even lower grade student seems to understand enough. This subject can train the skill of knowledge composition, creativity and the problem-solving ability. After execution,the validity and performance as the theme of PBL class was evaluated. As a result, the following findings were obtained. The paper made mechanical clock could be produced in three weeks. And, by additional improvements of the product, the enough strength and stable movement were achieved. Students can learn that many kinds of knowledge through actual experiences of design and making were required in manufacturing the real products. The proposed PBL style class is suitable as an introduction and training subject for lower grade student in department of engineering.

• 대한전자공학회논문지TC
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• 제45권7호
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• pp.1-8
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• 2008

Low Density Parity Check codes(LDPC)는 최근 우수한 성능으로 통신 분야에서 채널 코딩의 중요한 블록으로 주목받고 있다. 그리하여 Wibro를 포함한 여러 표준에서 LDPC 부호를 채널 코딩으로 채택하고 있다. 이러한 LDPC 부호의 Encoder를 구현하는데 있어서의 약점은 기존의 이진 Matrix Vector Multiplier가 throughput의 감소의 원인이 되는 clock cycle이 많다는 것이다. 본 논문은 표준에서 사용되는 H 행렬이 Circulant Permutation Matrix(CPM)로 정의되어 있다는 점을 이용하여 인코더의 구현에 있어서 기존의 Matrix Vector Multiplier 대신에 cyclic shift register와 exclusive-OR을 사용하는 설계구조를 제안한다. 또한, 제안한 구조를 이용하여 WiBro에 포함되는 다양한 부호율에 적용가능한 인코더를 설계하였다. 제안된 WiBro LDPC의 인코더는 기존보다 적은 clock cycle을 가지므로 높은 throughput에 도달한다.

• 한국수학교육학회지시리즈A:수학교육
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• 제60권3호
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• pp.249-264
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• 2021

이 연구는 사회문화적인 관점에서 경과시간이라는 수학적 대상을 구현하는 기표를 통해 학생들의 경과시간 이해를 탐색하였다. 연구 결과, 학생들은 주어진 기표에 따라 차별화된 방식으로 경과시간 과제를 수행하고 있음이 확인되었고, 개별적으로 구성된 학생들의 경과시간 구현 기표 수형도는 이들이 특히 아날로그 시계 기표에서 경험하는 차별화된 과제 수행을 설명해주었다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.30-36
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• 2010

발달로 인해 칩의 집적도가 향상되고, 그에 따라 칩 내의 전류밀도가 증가하게 되었다. 이는 칩의 온도가 상승하는 효과를 가져오게 되고, 또한 거리에 따른 온도의 변화를 증가시키는 요인이 된다. 본 논문은 칩 내의 온도의 기울기 때문에 발생되는 클락의 스큐를 최소화하기 위한 균형 스큐 트리를 생성하는 기법을 제안한다. 제안한 기법은 Elmore 지연 수식을 이용하여 연결선의 지연을 구하고 DME(Deferred Merge Embedding) 알고리즘을 통해 만들어진 클락 트리를 변형시키면서 최적의 균형 스큐 트리를 찾는다. 제안한 기법의 성능 평가를 위하여 C 언어로 제안된 기법을 구현하였고, 온도의 기울기 때문에 발생한 클락 삽입 지점을 평균 약 54%이하로 수축시킬 수 있다는 것을 시뮬레이션 결과로 보였으며, 스큐가 현저히 낮아지는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.29-34
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• 2005

본 논문에서는 duty cycle-corrected analog synchronous mirror delay(DCC-ASMD)라고 불리는 새로운 구조의 내부 클럭 생성기를 제안한다. 제안된 회로는 임의의 duty ratio를 가진 외부 클럭에 대하여 duty ratio가 $50\%$로 보정된 내부 클럭을 2클럭 주기 만에 생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, $0.35\mu$m CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, $40\~60$의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50$\%$ duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에 발생시킬 수 있음을 확인하였다.

• 정보처리학회논문지C
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• 제13C권3호
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• pp.303-310
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• 2006

본 논문은 NG-SDH망에서 정상상태와 SPT상태 및 LPT상태 등 다양한 클럭상태에 따른 동기클럭 특성분석과 최대 망노드수 도출을 위한 연구를 수행하는 것이다. 시뮬레이션을 통해서 정상상태일 경우 NG-SDH 최대 망노드수는 42개에서 38개로 나타났다. SPT상태에서 최종단 NE망을 SPT상태로 적용할 때 최대 망노드수는 19개에서 4개까지로 정상상태에 비하여 많이 감소하였고, 모든 NE망에서 SPT상태가 발생하면 규격만족 노드수가 크게 감소하였다. LPT상태에서 최종단 NE망을 LPT상태로 적용할 경우 최대 노드수는 모두 50개 이상까지로 나타났고, 모든 NE망을 LPT상태로 적용하더라도 동일한 결과를 얻었다. 그러나 모든 DOTS를 LPT상태로 적용하였을 경우 규격만족 전송망 노드수는 SPT상태나 정상상태에 비해 차이가 크지 않았다.

• Journal of Communications and Networks
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• 제18권1호
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• pp.65-74
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• 2016

Ship ad-hoc network (SANET) extends the coverage of the maritime communication among ships with the reduced cost. To fulfill the growing demands of real-time services, the SANET requires an efficient clock time synchronization algorithm which has not been carefully investigated under the ad-hoc maritime environment. This is mainly because the conventional algorithms only suggest to decrease the beacon collision probability that diminishes the clock drift among the units. However, the SANET is a very large-scale network in terms of geographic scope, e.g., with 100 km coverage. The key factor to affect the synchronization performance is the signal propagation delay, which has not being carefully considered in the existing algorithms. Therefore, it requires a robust multi-hop synchronization algorithm to support the communication among hundreds of the ships under the maritime environment. The proposed algorithm has to face and overcome several challenges, i.e., physical clock, e.g., coordinated universal time (UTC)/global positioning system (GPS) unavailable due to the atrocious weather, network link stability, and large propagation delay in the SANET. In this paper, we propose a logical clock synchronization algorithm with multi-hop function for the SANET, namely multi-hop clock synchronization for SANET (MCSS). It works in an ad-hoc manner in case of no UTC/GPS being available, and the multi-hop function makes sure the link stability of the network. For the proposed MCSS, the synchronization time reference nodes (STRNs) are efficiently selected by considering the propagation delay, and the beacon collision can be decreased by the combination of adaptive timing synchronization procedure (ATSP) with the proposed STRN selection procedure. Based on the simulation results, we finalize the multi-hop frame structure of the SANET by considering the clock synchronization, where the physical layer parameters are contrived to meet the requirements of target applications.

• Journal of information and communication convergence engineering
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• 제10권1호
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• pp.78-84
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• 2012

This paper presents a branch prediction algorithm and a 4-way set-associative cache for performance improvement of an embedded RISC core and a clock-gating algorithm with observability don’t care (ODC) operation to reduce the power consumption of the core. The branch prediction algorithm has a structure using a branch target buffer (BTB) and 4-way set associative cache that has a lower miss rate than a direct-mapped cache. Pseudo-least recently used (LRU) policy is used for reducing the number of LRU bits. The clock-gating algorithm reduces dynamic power consumption. As a result of estimation of the performance and the dynamic power, the performance of the OpenRISC core applied to the proposed architecture is improved about 29% and the dynamic power of the core with the Chartered 0.18 ${\mu}m$ technology library is reduced by 16%.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1884-1891
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• 2012

본 논문에서는 sliding상관기를 적용한 단문 메세지 서비스를 위한 대역확산 송수신기를 설계하고 대역확산 수신기에서 필수적인 PN코드 동기회로에 대한 성능을 분석하였다. 대역확산 시스템에 대한 이론적인 분석과 대역확산 수신기에 있어서 중요한 PN 코드 동기 회로에 대한 분석을 토대로 PN 코드 발생기, 클럭 발생을 위한 분주회로, 수신기에서의 PN 코드의 상관을 위한 슬라이딩 상관기 등을 Altera사의 칩 EPM7064 SLC44-10을 사용하여 FPGA화하였으며 디지털 설계가 용이하지 않은 주변회로인 슬라이딩 상관기에 필요한 PN코드 지연 클럭 발생회로, 동기 스위치제어회로, 데이터복조회로를 설계하여 전체적인 송수신기회로를 설계하였다. 설계된 회로를 실험을 통하여 송수신기의 성능을 평가 관찰하였다. 특히, 수신기에 있어서 역 확산을 위한 PN 신호의 동기과정의 성능 즉, 동기가 이루어 졌을 때의 동기 탐색/유지신호와 동기가 이루어지지 않았을 때의 게이트 지연시간으로 인한 동기 탐색/유지신호등의 결과를 통해 성능을 평가하였다. 슬라이딩 상관기의 경우 코드 동기를 위한 시간이 송수신 PN 코드의 불확정성이 클 경우 상당히 큼을 알 수 있었다.