• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.425-435
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• 2016

This paper describes a spread-spectrum clock generation method by utilizing a ${\Delta}{\Sigma}$ digital PLL (DPLL) which is solely based on binary phase detection and does not require a linear time-to-digital converter (TDC) or other linear digital-to-time converter (DTC) circuitry. A 1-bit high-order ${\Delta}{\Sigma}$ modulator and a hybrid finite-impulse response (FIR) filter are employed to mitigate the phase-folding problem caused by the nonlinearity of the bang-bang phase detector (BBPD). The ${\Delta}{\Sigma}$ DPLL employs a two-point modulation technique to further enhance linearity at the turning point of a triangular modulation profile. We also show that the two-point modulation is useful for the BBPLL to improve the spread-spectrum performance by suppressing the frequency deviation at the input of the BBPD, thus reducing the peak phase deviation. Based on the proposed architecture, a 3.2 GHz spread-spectrum clock generator (SSCG) is implemented in 65 nm CMOS. Experimental results show that the proposed SSCG achieves peak power reductions of 18.5 dB and 11 dB with 10 kHz and 100 kHz resolution bandwidths respectively, consuming 6.34 mW from a 1 V supply.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.109-116
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• 2018

전자서명, 인증 코드, 키 생성 알고리듬 등의 보안 프로토콜에 사용되는 SHA-256 해시 함수를 면적 효율적으로 설계하였다. 설계된 SHA-256 해시 프로세서는 입력 메시지에 대한 패딩 및 파싱 기능을 수행하는 패더 블록을 포함하여 프리프로세싱을 위한 소프트웨어 없이 동작하도록 구현하였다. 라운드 연산을 16-비트 데이터 패스로 구현하여 64 라운드 연산이 128 클록 주기에 처리되도록 하였으며, 이를 통해 저면적 구현과 함께 성능 대비 하드웨어 복잡도 (area per throughput; APT)를 최적화 하였다. 설계된 SHA-256 해시 프로세서는 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였으며, 최대 116 MHz 클록 주파수로 동작하여 337 Mbps의 성능을 갖는 것으로 평가되었다. ASIC 구현을 위해 $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 13,251 GE로 구현되었으며, 최대 동작주파수는 200 MHz로 예측되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.214-217
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• 2003

In this paper, we deal with implementing design for a correlator access code generator module which they are used for setting up a connection between units, a packet decision, a clock syncronization, by FPGA. The orrelator module which is composed of the Wallace Tree's CSA and threshold value decision device decides useful a packet and syncronizes a clock, after it correlates an input signal of 1 Mbps transmission rate by a sliding window. An access code generator module which is composed of a BCH (Bose-Chadhuri-Hocquenghem) cyclic encoder and control device was designed according as a four steps' generation process proposed in the bluetooth standard. The pseudo random sequence which solves syncronization problem saved a voluntary device Proposed the module was designed by VHDL. An simulation and test are inspected by Xilinx FPGA.

• 전자공학회논문지A
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• 제32A권9호
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• pp.142-151
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• 1995

The trend of compact size, light weight, low power consumption in the portable telecommunication equipments demands large scale integration and low voltage operation of chips and the minimization of the number of the components in the telecommunication terminal. According to the trend, existing chip components are modulized and are integrated as a part into a bigger chip. This paper is about the development of the peripheral units of micro-controller for mobile telecommunication terminal. Peripherals consist of DMA controller, Interrupt controller, timer, watchdog timer, clock generator, and power management unit. They are designed to be integrated with EU(Execution Unit) and BIU(Bus Interface Unit) into a 16 bit micro-controller which will be used as a core of an ASIC for next generation digital mobile telecommunication terminal. At first, whole block of the micro-controller was described by VHDL behavioral model and simulated to verify its overall operation. Then, watchdog timer, clock generator and power management unit were directly synthesized by using VHDL synthesis tool. Rest of the pheriperal units were designed and simulated by using Compass Design Tool.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.

• 대한전자공학회논문지
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• 제13권3호
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• pp.1-6
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• 1976

이 논문에서는 Boolean difference를 이용하여 combinational 및 sequential 논리회로에서 발생하는 기능적인 고장에 대한 test pattern을 얻는 방법을 연구하였다. 이 방법은 test pattern을 얻고자 하는 회로의 Boolean 함수의 Boolean difference를 계산하므로써 체계적으로 test pattern을 얻는 절차를 보여주고 있다. 컴퓨터에 의한 실험결과에 의하며 이 방법은 combinational 회로 및 asynchronous sequential 회로에 적합하며, clock이 있는 flip flop을 적당히 모형화함으로서 이 방법을 synchronous sequential회로에도 적용할 수 있음이 입증되었다. In this paper, a method of test pattern generation for the functional failure in both combinational and sequentlal logic networks by using exterded Boole an difference is proposed. The proposed technique provides a systematic approach for the test pattern generation procedure by computing Boolean difference of the Boolean function that represents the Logic network for which the test patterns are to be generated. The computer experimental results show that the proposed method is suitable for both combinational and asynchronous sequential logic networks. Suitable models of clocked flip flops may make it possible for one to extend this method to synchronous sequential logic networks.

• 한국통신학회논문지
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• 제30권2A호
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• pp.137-146
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• 2005

SoC 설계 복잡도의 증가로 인한 설계 비용 감소 및 짧은 time-to-market의 만족을 위해 IP에 기반한 설계 방식이 사용되고 있다. 기존에 설계 검증된 IP를 사용할 경우 시스템 버스와의 통신을 가능하게 하는 인터페이스 회로를 설계해 주어야 하며, 설계 비용을 감소시키기 위해서는 인터페이스 회로의 자동생성이 요구된다. 본 논문에서는 IP프로토콜을 기술하는 방법과 이 기술을 통하여 IP의 프로토콜 제어를 위한 FSM(Finite State Machine)을 생성하여 버스와의 인터페이스 회로를 자동생성하는 방법을 제안한다. 제안한 시스템에서는 프로토콜 분석의 어려움을 줄이기 위해 표준화된 버스의 FSM을 라이브러리화 하였다. 제안된 방법으로 AMBA AHB에 사용되는 슬레이브 형태 IP의 인터페이스 회로를 자동생성한 결과 매뉴얼로 설계한 인터페이스 회로에 비해 면적은 4.5%의 증가를 보였다. 100 Mhz의 버스 동작 속도와 34 Mhz의 슬레이브 모듈의 동작 속도 환경에서 16개의 32 비트 데이터를 버스트 모드로 전송시 latency는 평균 7.1%의 증가를 보였으나, 시스템 버스의 점유는 평균 64.9% 정도로 감소하였다. 본 논문에서 제안한 시스템을 사용하여 시스템 버스의 효율을 증가한 인터페이스 회로를 생성해 낼 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 C
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• pp.1317-1319
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• 1997

This paper is to study and develope a measurement apparatus for ferroelectricity. The apparatus consists of wave generation part, high voltage amplifier part, measurement part, data acquisition part and the related controll circuits. Single or double excitation wave is digitalized and sent to the external RAM of wave generation part by personal computer. These datas saved in the RAM are converted to analog excitation wave through D/A converter. The frequency of excitation wave is depend on the read-out speed of the RAM by clock pulse. Such generated wave is applied to high voltage amplifier as a input voltage. The output of high voltage amplifier is applied to ferroelectrics and the response is obtained from the charge amplifier of measurement part. The response is sampled and converted to digital datas through AID converter. These digital datas are automatically saved in the external RAM of acquisition part. The computer takes the digital datas and calculates the electric displacement D, the electric field and the dielectric constant $\varepsilon$. We tested for PZT ceramic sample and could observed the D-E hysteresis lops and ${\varepsilon}_s$-E hysteresis loops with good forms.

• ETRI Journal
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• 제32권2호
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• pp.222-229
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• 2010

A conventional pseudorandom sequence generator creates only 1 bit of data per clock cycle. Therefore, it may cause a delay in data communications. In this paper, we propose an efficient implementation method for a pseudorandom sequence generator with parallel outputs. By virtue of the simple matrix multiplications, we derive a well-organized recursive formula and realize a pseudorandom sequence generator with multiple outputs. Experimental results show that, although the total area of the proposed scheme is 3% to 13% larger than that of the existing scheme, our parallel architecture improves the throughput by 2, 4, and 6 times compared with the existing scheme based on a single output. In addition, we apply our approach to a $2{\times}2$ multiple input/multiple output (MIMO) detector targeting the 3rd Generation Partnership Project Long Term Evolution (3GPP LTE) system. Therefore, the throughput of the MIMO detector is significantly enhanced by parallel processing of data communications.

• ETRI Journal
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• 제30권1호
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• pp.129-140
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• 2008

In this paper, we propose a novel ant colony optimization (ACO)-based test scheduling method for testing network-on-chip (NoC)-based systems-on-chip (SoCs), on the assumption that the test platform, including specific methods and configurations such as test packet routing, generation, and absorption, is installed. The ACO metaheuristic model, inspired by the ant's foraging behavior, can autonomously find better results by exploring more solution space. The proposed method efficiently combines the rectangle packing method with ACO and improves the scheduling results by dynamically choosing the test-access-mechanism widths for cores and changing the testing orders. The power dissipation and variable test clock mode are also considered. Experimental results using ITC'02 benchmark circuits show that the proposed algorithm can efficiently reduce overall test time. Moreover, the computation time of the algorithm is less than a few seconds in most cases.