• 대한전자공학회논문지SD
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• 제44권12호
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• pp.37-42
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• 2007

클락 그리드 네트워크(Clock Grid Network)는 대부분의 고속 마이크로 프로세서에서 클락 스큐를 줄이기 위한 일반적인 방법이다. 본 논문은 클락 그리드의 모델링과 분석을 위해서 S-파라미터(Scattering Parameter)를 사용한 새로운 효과적인 방법을 제안한다. 또한, 그리드 사이즈와 와이어(wire) 폭이 그리드의 클락 스큐에 미치는 영향을 제시한다. 본 논문에서 클락 그리드의 상호 연결은 RC 수동소자에 의해서 모델화 되고, 제안된 방법의 결과는 Hspice의 시뮬레이션 결과와 비교해서 10 % 내의 오차를 보여준다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권2호
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• pp.139-149
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• 2012

A 3D stacked IC is made by multiple dies (possibly) with heterogeneous process technologies. Therefore, die-to-die variation in 2D chips renders on-package variation (OPV) in a 3D chip. In spite of the different variation effect in 3D chips, generally, 3D die stacking can produce high yield due to the smaller individual die area and the averaging effect of variation on data path. However, 3D clock network can experience unintended huge clock skew due to the different clock propagation routes on multiple stacked dies. In this paper, we analyze the on-package variation effect on 3D clock networks and show the necessity of a post silicon management method such as body biasing technique for the OPV induced 3D clock skew control in 3D stacked IC designs. Then, we present a parametric yield improvement method to mitigate the OPV induced 3D clock skew.

• International Journal of Advanced Culture Technology
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• 제4권4호
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• pp.30-37
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• 2016

In this paper, the method of controlling the clock that is inputted on the hardware from the application, and the hardware design method are to be proposed. When the hardware is synthesized to the Field Programmable Gate Array(FPGA), the input clock is fixed, and when the input clock is changed, the synthesis process must be passed again to require more time. To solve this problem, the Mixed-Mode Clock Manager(MMCM) module is mounted to control the MMCM module from the application. The controlled MMCM module controls the input clock of the module. The experiment was process the Neural Network algorithm in the x86 CPU and SIMT based processor mounted the FPGA. The results of the experiment, SIMT-based processors, the time that is processed at a frequency of 50MHz was 77ms, 100MHz was 34ms. There was no additional synthesis time due to a change of the clock frequency.

• 대한임베디드공학회논문지
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• 제12권4호
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• pp.239-246
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• 2017

Time synchronization between distributed embedded systems in the Real Time Locating System (RTLS) based on Time Difference of Arrival (TDOA) is one of the most important factors to consider in system design. Clock jitter error between each system causes many difficulties in maintaining such a time synchronization. In this paper, we implemented a system to synchronize clocks between FPGA based distributed embedded systems using the recovery clock of CDR (clock data recovery) used in high speed serial communication to solve the clock jitter error problem. It is experimentally confirmed that the cumulative time error that occurs when the synchronization is not performed through the synchronization logic using the CDR recovery clock can be completely eliminated.

• 천문학논총
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• 제28권2호
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• pp.17-23
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• 2013

Song I-Yeong (1619 ~ 1692), who was an astronomy professor of Gwansanggam (觀象監, Bureau of Astronomy), created the Honcheonsigye (渾天時計, Armillary Clock) in 1669 (10th year of King Hyeonjong Era). Honcheonsigye was a unique astronomical clock which combined an armillary sphere, the traditional astronomical instrument of the Far East, with the power mechanism of western alarm clock. The clock part of this armillary clock is composed of two major parts which are the going-train, power unit used the weight, and the time signal system in a wooden case. The time signal system is composed of four parts which are the time-annunciator, the striking train, the 12 different time-announcing medallions and the sound bell. This clock has been neglected for many years and its several components have been lost. This study is to understand the structure of time signal system and suggests the restoration process.

• 생명과학회지
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• 제27권10호
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• pp.1225-1231
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• 2017

암을 포함한 다양한 인간의 질병 발생이 circadian clock 유전자의 변형된 발현 양상과 깊은 연관관계를 나타내고 있다. 세포 주기와 세포 성장은 circadian rhythm과 연결되어 있으며, 이를 조절하는 clock 유전자의 비정상적인 발현은 결국 종양 발생과 암의 발달을 유발하게 된다. Circadian clock에 관한 분자적 기전은 다수의 clock activator와 clock repressor의 통합적인 조절에 따른 전사 및 번역이 포함된 음성피드백 고리로 구성되어 있다. 이러한 circadian rhythm의 자동조절 기전에 의해 전체 유전체의 약 10~15%가 전사 수준에서 영향받는 것으로 나타났다. 많은 clock 유전자들 중, Period 1 (Per1)과 Period 2 (Per2)는 clock repressor 유전자로 정상적인 생리적 리듬을 조절하는 것에 기여한다. PER1과 PER2는 cyclin, CDK, CKI를 포함하는 세포 주기 조절자의 발현에 관여함이 밝혀졌으며, 다양한 암에서 PER1과 PER2의 발현 감소가 보고되었다. 따라서, 본 논문에서는 PER1과 PER2의 circadian rhythm에서의 분자적 기능과 종양 발생과 관련된 PER1과 PER2의 하위 표적인자에 대해 살펴보고, 암 치료를 위한 새로운 치료 표적과 암의 예후를 예측하기 위한 분자 지표로써의 PER1과 PER2의 가능성에 대해 서술하고자 한다.

• 한국콘텐츠학회논문지
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• 제15권11호
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• pp.313-321
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• 2015

Hip FAI 진단과 수술 계획 시 Hip FAI MRI 검사시 3D 영상을 추가로 활용하여 CT 영상으로 이루어지는 Hip Clock face 영상을 MRI 3D 영상으로 대체할 수 있는지 비교 평가 하였다. Hip 자기공명 영상검사(MRI)와 3D Hip 컴퓨터 단층 촬영(CT)을 동시 시행한 환자 31명 (남: 21명 평균연령: 35세 여: 10명 평균연령: 40.3세)을 대상으로 분석하였으며, 영상평가는 정형외과 전문의 1명과 영상의학과 전문의 1명이 MR과 CT modality에서 Hip joint articular transverse ligament의 6 o'clock을 중심으로 Superior을 12 o'clock, Labrum의 전면을 3 o'clock, 반대쪽을 9 o'clock로 기술하는 Clock face을 재구성 한 후 11 o'clock에서 A. retinacular vessel, B. head neck junction, 12 o'clock A. Epiphyseal line, B. Cam lesion, 1,2,3,4 o'clock의 Cam lesion, Posterior Cam lesion확인 여부를 리커트(Likert scale) 5점 척도로 평가하였다(Independent t-test p<0.05). 리커드 척도 결과 11 o'clock A. retinacular vessel MR 평균 값 $3.69{\pm}1.0$, CT 평균값 $2.8{\pm}0.78$이며 통계적으로 유의하였다(p<0.001). B. head neck junction은 두 평가자간 차이가 없었다(p<0.416). 12 o'clock A. Epiphyseal line MR 평균값 $3.54{\pm}1.00$, CT 평균값 $4.5{\pm}0.62$이었다(p<0.000). B. Cam lesion은 두 평가자간 차이가 없었다(p<0.532). 1,2,3,4 o'clock 의 Cam lesion과 Posterior Cam lesion은 통계적으로 유의하지 않았다(p<0.656, p<0.658). weighted Kappa 검증 결과 11 o'clock A.retinacular vessel CT K값이 0.663으로 가장 낮은 일치도였으며, 각각의 평가 항목의 일치도 평가 결과 매우 높은 결과로 두 평가자간 높은 신뢰도를 보여주었다.

• Journal of Photoscience
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• 제9권2호
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• pp.25-28
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• 2002

The chicken pineal gland has been used for studies on the circadian clock, because it retains an intracellular phototransduction pathway regulating the phase of the intrinsic clock oscillator. Previously, we identified chicken clock genes expressed in the gland (cPer2, cPer3, cBmal1, cBmal2, cCry1, cCry2, and cClock), and showed that a cBMALl/2-cCLOCK heteromer acts as a regulator transactivating cPer2 gene through the CACGTG E-box element found in its promoter. Notably, mRNA expression of cPer2 gene is up-regulated by light as well as is driven by the circadian clock, implying that light-dependent clock resetting may involve the up-regulation of cPer2 gene. To explore the mechanism of light-dependent gene expression unidentified in animals, we first focused on pinopsin gene whose mRNA level is also up-regulated by light. A pinopsin promoter was isolated and analyzed by transcriptional assays using cultured chicken pineal cells, resulting in identification of an 18-bp light-responsive element that includes a CACGTG E-box sequence. We also investigated a role of mitogen-activated protein kinase (MAPK) in the clock resetting, especially in the E-box-dependent transcriptional regulation, because MAPK is phospholylated (activated) in a circadian manner and is rapidly dephosphorylated by light in the gland. Both pulldown analysis and kinase assay revealed that MAPK directly associates with BMAL1 to phosphorylate it at several Ser/Thr residues. Transcriptional analyses implied that the MAPK-mediated phosphorylation may negatively regulate the BMAL-CLOCK-dependent transactivation through the E-box. These results suggest that the CACGTG E-box serves not only as a clock-controlled element but also as a light-responsive element.

• 융합신호처리학회논문지
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• 제6권2호
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• pp.95-99
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• 2005

본 논문은 DVB-RCS 규격과 폐루프 버스트 동기 제어 방식을 적용한 양방향 위성 멀티미디어 시스템의 망동기 기준클럭 복원을 위한 정밀한 복원방식을 제안한다. 이러한 시스템의 단말은 TDMA 리턴링크 통신을 위한 기준클럭을 MPEG-2 규격에 정의된 PCR (Program Clock Reference)을 중심국에서 방송하고 단말은 이를 복원하여 사용한다. PCR은 중심국에서 시스템 클럭 (27MHz $\pm$ 30ppm)을 주기적으로 샘플링 하여 각 단말로 방송하는데 단말에서 수신되는 PCR값은 위성을 포함한 전송경로에서 발생되는 가변적인 전달 지연시간 변동으로 인한 오차 때문에 일반적인 디지털 PLL(DPLL) 방식에 의해서는 복원된 기준클럭의 주파수와 중심국의 기준클럭 주파수간의 동기를 주어진 범위 이내로 정확하게 유지하기가 힘들다. 본 논문에서는 수신되는 PCR 패킷의 랜덤한 전달지연시간 번동으로 인해 발생되는 기준클럭의 복원오차를 줄일 수 있는 방식을 제시하고 시뮬레이션을 통하여 성능을 평가하였다. 제안한 방식은 일반적인 DPLL방식에 비해 기준클럭의 복원오차가 1/5로 현저하게 감소되는 성능을 보여 주었다.

• 한국전자파학회논문지
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• 제17권2호
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• pp.171-177
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• 2006

클락 유지 기능을 가지는 저가의 고성능 40 Gb/s 클락 복원기를 위상 고정 루프를 적용하여 설계 및 제작하였다. 클락 복원기는 클락 추출기, RF 믹서, 주파수 판별기, 위상 변환기, 클락 유지 회로로 구성되어 있다. 추출된 40 GHz 클락은 10 GHz 유전체 공진 발진기와 위상이 동기된다. 위상 고정 루프를 사용한 클락 복원기는 기존의 유전체 공진 필터를 사용한 개방형 클락 복원기에 비해 클락의 안정성과 지터 특성이 크게 향상되었다. 측정된 지터의 실효치는 230 fs였다. 또한 입력 신호가 끊어질 경우, 유지 회로에 의해 연속적인 클락 유지가 가능하였다.