• 한국정보기술학회 영문논문지
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• 제10권1호
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• pp.71-83
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• 2020

In this paper, we propose a system that can detect the shape of a hand at high speed using an FPGA. The hand-shape detection system is designed using Verilog HDL, a hardware language that can process in parallel instead of sequentially running C++ because real-time processing is important. There are several methods for hand gesture recognition, but the image processing method is used. Since the human eye is sensitive to brightness, the YCbCr color model was selected among various color expression methods to obtain a result that is less affected by lighting. For the CbCr elements, only the components corresponding to the skin color are filtered out from the input image by utilizing the restriction conditions. In order to increase the speed of object recognition, a median filter that removes noise present in the input image is used, and this filter is designed to allow comparison of values and extraction of intermediate values at the same time to reduce the amount of computation. For parallel processing, it is designed to locate the centerline of the hand during scanning and sorting the stored data. The line with the highest count is selected as the center line of the hand, and the size of the hand is determined based on the count, and the hand and arm parts are separated. The designed hardware circuit satisfied the target operating frequency and the number of gates.

• 전력전자학회논문지
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• 제27권1호
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• pp.33-39
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• 2022

A multi-phase brushless direct current (BLDC) motor is widely used in large-capacity electric propulsion systems such as submarines and electric ships. In particular, in the field of military submarines, the polyphaser motor must suppress torque ripple in various failure situations to reduce noise and ensure stable operation for a long time. In this paper, we propose a polyphaser current control method that can improve efficiency and reduce torque ripple by minimizing the increase in stator winding loss at maximum output torque by controlling the phase angle and amplitude of the steady-state current during open circuit failure of the stator winding. The proposed control method controls the magnitude and phase angle of the healthy phase current, excluding the faulty phase, to compensate for the torque ripple that occurs in the case of a phase open failure of the motor. The magnitude and phase angle of the controlled steady-state current are calculated for each phase so that copper loss increase is minimized. The proposed control method was verified using hardware-in-the-loop simulation (HILS) of a 12-phase BLDC motor. HILS verification confirmed that the increase in the loss of the stator winding and the magnitude of the torque ripple decreased compared with the open phase fault of the motor.

• 한국군사과학기술학회지
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• 제26권3호
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• pp.227-233
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• 2023

In this paper, to substitute the existing TWTA(Travailing Wave Tube Amplifier) component in small radar system, we developed the Ku band SSPA(Solid-State Power Amplifier) based on the fabrication of power MMIC (Monolithic Microwave Integrated Circuit) chips. For the development of the 500 W SSPA, the 40 W-grade power MMIC was designed by ADS(Advanced Design System) at Keysight company with UMS GH015 library, and was processed by UMS foundry service. And 70 W main power modules were achieved the 2-way T-junction combiner method by using the 40 W-grade power MMICs. Finally, the 500 W SSPA was fabricated by the wave guide type power divider between the drive power amplifier and power modules, and power combiner with same type between power modules and output port. The electrical properties of this SSPA had 504 W output power, -58.11 dBc spurious, 1.74 °/us phase variation, and -143 dBm/Hz noise level.

• 한국소음진동공학회논문집
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• 제23권8호
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• pp.759-769
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• 2013

기동중인 헬리콥터는 공기역학적인 현상에 의하여 발생하는 불규칙 진동과 회전날개의 작동으로 인한 정현파 진동이 합성되어 발생하는 진동, 작업 및 착륙 시 발생하는 충격, 그리고 갑작스런 기동 시 발생하는 가속도와 같은 동적 하중에 노출 된다. 이때 발생하는 진동과 같은 동적 하중은 기체내부로 전달되어 헬리콥터운용에 필요한 전자장비를 가진 한다. 과거에 이러한 현상을 최소화하기 위하여 진동크기 감쇠시키기 위한 완충기를 전자장비의 장착대에 적용하여 왔다. 그러나 헬리콥터의 경우, 저주파에서 정현파 가진이 발생하므로 완충기 적용은 오히려 장착 플레이트 및 전자장비 부품의 파손을 발생시킬 수 있다. 이 연구에서는 완충기를 제거한 장착대를 동적 하중에 강건하며 전자장비에 전달되는 진동크기를 최소화 하도록 설계하였다. 완충기를 제거한 장착 대를 적용 시, 무게와 부피를 획기적으로 줄일 수 있으며 전자장비를 기체에 체결하는 나사 수가 적어짐에 따라 체결작업에 필요한 시간이 감소되는 장점을 갖는다. 최적화 해석에 적용되는 동적 하중을 선정하기 위하여 진동, 충격, 가속도하중을 비교 분석하여 가장 결정적인 동적 하중인 진동에 의한 하중을 선정하였다. 전체모델 유한요소 해석을 통하여 전자장비의 동적 거동을 분석하고 최적화 해석에 필요한 단순화 모델을 구축하였으며, 모달 테스트를 통해서 동특성을 검증하였다. 위상 최적화를 적용하여 강성대비 체적비가 큰 장착대의 형상을 도출한 후 고유진동수, 응력을 제약조건으로 무게가 최소화 되도록 하는 파라미터 최적화를 수행하여 장착대의 최종 형상 및 치수를 결정하였다. 개선모델은 체적 및 질량이 약 13 % 감소하였으며 사용시간은 규격대비 9.2배 증가하였다. 마지막으로 최적화된 장착대를 운용중인 실제 장비에 적용하여 진동환경에 대한 안정성을 평가하였다.

• 한국광학회지
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• 제24권1호
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• pp.1-8
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• 2013

본 논문에서는 3차원 영상을 위한 LADAR(LAser Detection And Ranging)용 광검출기 모듈을 설계-제작하고 그 특성을 측정한 결과를 보고한다. 광검출기 모듈은 광파이버 어레이와 접속될 수 있도록 200 um 직경을 갖는 InGaAs APD(Avalanche Photodiode)로 설계-제작하였으며, 선형모드 동작 특성을 만족하도록 TIA(Trans-impedance Amplifier)를 설계-제작하였다. 광검출기 모듈을 구성하는 핵심부품들은 12개의 lead pin을 갖는 TO8 상에 집적되었으며, 집적에 필요한 APD 서브마운트 및 TIA 회로 등을 자체적으로 설계-제작하여 사용하였다. 제작한 광검출기 모듈은 450 ps의 rising time과 780 MHz의 대역폭 특성을 보였으며, 0.8 mV 이하의 잡음 특성과, 150 nW의 MDS(Minimum Detectable Signal) 신호 크기에 대해 15 이상의 신호대 잡음비(SNR)를 보임으로써 설계한 모든 특성을 만족하였는데, 이는 저자들이 아는 한 200 um 직경의 대면적 InGaAs APD를 이용한 광수신기에서 가장 우수한 특성을 나타낸 것이다.

• 대한전자공학회논문지SD
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• 제42권12호
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• pp.53-60
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• 2005

본 논문에서는 저 전력 멀티미디어 응용을 위한 10b 100 MS/s $1.4\;mm^2$ CMOS A/D 변환기(ADC)를 제안한다. 제안하는 ADC는 해상도 및 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 기존의 다단 구조가 아닌 2단 파이프라인 구조를 사용하였다. 그리고 10 비트 해상도에서 1.2 Vp-p의 단일 및 차동 입력 신호 처리 대역폭을 넓히기 위해 입력 샘플-앤-홀드 증폭기에는 게이트-부트스트래핑 회로를 적용하며, 6 비트 해상도를 필요로 하는 두 번째 단의 flash ADC에는 오픈-루프 오프셋 샘플링 기법을 적용하였다. 또한 커패시터 등 소자 부정합에 의해 해상도에 크게 영향을 줄 수 있는 MDAC의 커패시터에는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 제안하였다. 기준 전류/전압 발생기는 온-칩으로 집적하여 잡음 에너지를 줄였으며, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가하도록 설계하였다. 제안하는 10b 시제품 ADC는 0.18 um CMOS 공정으로 제작되었고, 측정된 DNL 및 INL은 각각 0.59 LSB, 0.77 LSB 수준을 보여준다. 또한 100 MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 54 dB, 62 dB 수준을 보였으며, 전력 소모는 56 mW이다.

• 대한전자공학회논문지TC
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• 제40권11호
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• pp.51-62
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• 2003

본 논문에서는 역추적 비터비 디코더의 순서적 역방향 상태천이 제어에 의한 새로운 생존 메모리 제어와 복호기법을 제안한다. 비터비 알고리즘은 채널오류의 검출과 정정을 위한 부호기의 상태를 추정해서 복호하는 최우추정 복호기법이다. 이 알고리즘은 심볼간 간섭의 제거나 채널등화 등 디지털 통신의 광범위한 분야에 응용되고 있다. 반복연산의 과정을 내포하고 있는 비터비 디코더에서 처리속도의 향상과 함께 VLSI 칩 설계시 점유면적의 삭감을 통한 칩 사이즈의 축소 및 소비전력의 저감 등을 달성하기 위해서는 새로운 구조의 ACS 및 생존 메모리 제어에 관한 연구가 요구되고 있다. 이를 해결하기 위한 하나의 방안으로, 본 논문에서는 역추적 기법에 의한 복호과정에서 역방향 상태천이의 연속적인 제어에 의한 자동 복호 알고리즘을 제안한다. 제안방식은 기존의 방법에 비해 전체 메모리 사용량이 적을 뿐만 아니라 구조가 간단하다. 또한, 메모리 억세스 제어를 위한 주변 회로구성이 필요 없고, 메모리 억세스를 위한 대역폭을 줄일 수 있어 칩 설계시 area-efficiency가 높고 소비전력이 적어지는 특성이 있다 시스톨릭 어레이 구조 형태를 갖는 병렬처리 구성과, 채널잡음을 포함한 수신 데이터로부터의 복호와 구체적인 응용 시스템에 적용한 결과를 제시한다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.7-13
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• 2009

본 논문은 채널당 3.125Gb/s의 전송률을 갖는 다채널 송수신기의 설계를 다룬다 신호 전송 방식은 노이즈에 강하고 전력 소모가 작은 LVDS 구동 회로를 이용하였으며, 제안한 프리-엠퍼시스 회로를 사용하여 송신기의 속도를 향상시켰다. 수신기의 경우, 이중 보간 방식을 기반으로 1/4-rate 클록을 이용하는 저전력 CDR(clock and data recovery)을 제안하였다. 제안한 CDR은 1/2-rate 클록 방식과 동일한 공급 클록 수를 유지하면서 각각의 복원부에서 추가로 필요한 클록을 플립플롭을 이용하지 않고 인버터만으로 생성한다. 이로써 클록 생성기의 주파수를 낮추어 고속 전송을 가능케 하였으며, 공급 클록의 수를 증가시키지 않고 1/4-rate 주파수의 클록을 이용함으로써 CDR을 저전력화하였다. 테스트용 칩은 2개의 채널로 구성되어 있으며 $0.18{\mu}m$ 표준 CMOS 공정을 이용하여 제작되었다. 측정 결과 송신기의 출력 데이터 지터는 100ps(0.3lUI)이며 수신기의 복원 클록의 지터는 47.33ps로 이는 클록 주기의 약 3.7%에 해당한다. 전체 칩의 면적은 $3.5mm^2$이며 전력 소모는 채널당 119mW이다.

• 한국산학기술학회논문지
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• 제17권6호
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• pp.715-720
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• 2016

본 논문에서는, 휴대기기를 위한 PWM(Pulse Width Modulation), 전압모드 DC-DC 승압형 컨버터를 제안한다. 제안하는 컨버터는 현재 소형화 되어가고 있는 휴대기기 시장에 적합하도록 1 MHz의 스위칭 주파수를 사용하여 칩 면적을 줄였다. 제안하는 DC-DC 컨버터는 전력단과 제어단으로 이루어지며 전력단은 인덕터, 출력 커패시터, MOS 트랜지스터 등으로 구성되며 제어단은 연산증폭기, 밴드갭 회로, 소프트 스타트 블록, 히스테리시스 비교기와 비겹침 드라이버로 구성된다. 설계된 회로는 히스테리시스 비교기와 논오버랩 드라이버를 사용하여 낮은 전압에서 구동되는 휴대기기의 잡음의 영향을 줄이고 출력전압 리플을 감소시켰다. 제안하는 회로는 1-poly 6-metal CMOS 매그나칩/하이닉스 $0.18{\mu}m$ 공정을 사용하여 레이아웃을 진행하였다. 설계된 컨버터는 입력 전압 3.3 V, 출력전압 5 V, 출력전류 100 mA 출력전압 대비 1%의 출력 전압 리플과 1 MHz의 스위칭 주파수의 특성을 갖는다. 본 논문에서 제안하는 승압형 DC-DC 컨버터는 PDA, 휴대폰, 노트북 등 휴대용 전자기기 시장에 맞는 고효율, 소형화 컨버터로서 유용하게 사용 될 것으로 사료된다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.13-20
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• 2008

본 논문에서는 무선 통신 응용 시스템에 적합하도록 슈도-세그멘테이션 기법을 이용하여 저 전력 12비트 80MHz D/A 변환기를 CMOS 0.18um n-well 1-Poly/6-Metal 공정으로 설계하였다. 슈도-세그멘테이션 기법은 간단한 병렬 버퍼로 구성된 이진 디코더를 사용함으로써 구조적으로 간단해지며 저 전력으로 구현이 가능하다. 또한, 스위칭 코어 회로에 글리치 억제 회로와 입력신호의 스윙을 감소시키는 구동 회로를 설계함으로써 추가적인 스위칭 잡음을 줄일 수 있었다. 측정 결과 제안한 저 전력 12bit 80MHz CMOS D/A 변환기는 샘플링 주파수 80MHz일 때, 입력 주파수 1MHz에서 SFDR은 66.01dBc, 유효비트수는 10.67비트를 보여주었다. INL/DNL은 ${\pm}1.6LSB/{\pm}1.2LSB$로 측정되었으며, 글리치 에너지는 $49pV{\cdot}s$로 나타났다. 전력 소모는 1.8V 전원 전압에서 최대 속도인 80MHz일 때 46.8mW로 측정되었다.