• 한국정보통신학회논문지
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• 제10권1호
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• pp.80-87
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• 2006

CCTV(Closed Circuit TeleVision)에 사용되는 CCD(Charge Coupled Device)는 일본의 소니가 시장을 $80\%$ 선점하고 있다. 이는 다른 회사가 따라오지 못할 만큼의 성능을 가지고 있기 때문인데, 문제는 CCD에서 사용되는 clock 주파수가 범용 비디오 인코더에서 사용하는 주파수와 다르다는 것이다. 이 때문에 범용 비디오 인코더를 사용하여 TV 출력을 만들려면, 화면 크기를 조절해 주는 scaler와 2개 clock의 동기를 잡아주는 PLL(Phase Loop Lock)이 필요하다. 그래서 본 논문에서는 scaler와 PLL을 사용하지 않고도 TV 출력 신호를 만들 수 있도록 CCD와 동일한 clock으로 동작하는 비디오 인코더를 제안한다. 본 비디오 인코더는 ITU-R BT.601 4:2:2, ITU-R BT.656 중 하나의 입력을 받아서 NTSC, PAL등의 S-video 신호와 CVBS(Composite Video Baseband Signals)로 바꾸어 준다. 입력 클럭이 가변하기 때문에 인코더 내부에서 사용하는 필터의 특성도 가변되도록 설계하였고 하드웨어 크기를 줄이기 위해서 곱셈기를 사용하지 않는 구조로 설계하였다. 명암 신호와 색차 신호를 위한 디지털 필터의 bit width는 하드웨어 설계 시 발생할 수 있는 오차를 ${\pm}1$ LSB(Least Significant Bit) 이하가 되도록 정하여 양질의 복합 영상 신호를 만들 수 있도록 하였다. 제안된 시스템은 Altera FPGA인 Stratix EP1S80B953C6ES을 이용하여 검증을 수행하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1022-1027
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• 2003

The Motion controllers provide the sophisticated performance and enhanced capabilities we can see in the movements of robotic systems. Several types of motion controllers are available, some based on the kind of overall control system in use. PLC (Programmable Logic Controller)-based motion controllers still predominate. The many peoples use MCU (Micro Controller Unit)-based board level motion controllers and will continue to in the near-term future. These motion controllers control a variety motor system like robotic systems. Generally, They consist of large and complex circuits. PLC-based motion controller consists of high performance PLC, development tool, and application specific software. It can be cause to generate several problems that are large size and space, much cabling, and additional high coasts. MCU-based motion controller consists of memories like ROM and RAM, I/O interface ports, and decoder in order to operate MCU. Additionally, it needs DPRAM to communicate with host PC, counter to get position information of motor by using encoder signal, additional circuits to control servo, and application specific software to generate a various velocity profiles. It can be causes to generate several problems that are overall system complexity, large size and space, much cabling, large power consumption and additional high costs. Also, it needs much times to calculate velocity profile because of generating by software method and don't generate various velocity profiles like arbitrary velocity profile. Therefore, It is hard to generate expected various velocity profiles. And further, to embed real-time OS (Operating System) is considered for more reliable motion control. In this paper, the structure of chip-based precision motion controller is proposed to solve above-mentioned problems of control systems. This proposed motion controller is designed with a FPGA (Field Programmable Gate Arrays) by using the VHDL (Very high speed integrated circuit Hardware Description Language) and Handel-C that is program language for deign hardware. This motion controller consists of Velocity Profile Generator (VPG) part to generate expected various velocity profiles, PCI Interface part to communicate with host PC, Feedback Counter part to get position information by using encoder signal, Clock Generator to generate expected various clock signal, Controller part to control position of motor with generated velocity profile and position information, and Data Converter part to convert and transmit compatible data to D/A converter.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.22-30
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• 2011

본 논문에서는 CMMB (China Mobile Multimedia Broadcasting) 표준의 LDPC(Low Density Parity Check) 부호 복호기를 효과적으로 구현하는 방법을 제안한다. 본 논문은 AGU(Address Generation Unit)와 Index 행렬을 이용하여 효율적으로 주소 값을 생성함으로써, 메모리 사용량을 줄이고 복잡도를 감소시켰다. 또한 LDPC 부호 복호기의 throughput을 향상시키기 위해 한 클럭에 여러 메시지를 전달하는 부분 병렬 구조를 사용하였고, 하나의 주소를 사용하여 병렬적으로 동작이 가능하도록 노드 그룹핑을 진행하였다. 제안하는 LDPC 부호 복호기는 Verilog HDL로 구현하였으며, Synopsys사의 Design Compiler를 이용하여 Chartered $0.18{\mu}m$ CMOS cell library 공정으로 합성하였다. 제안된 복호기는 455K(in NAND2)의 크기를 가지며, 185MHz의 클럭에서 1/2 부호는 14.32 Mbps의 throughput을 갖고, 3/4 부호는 26.97Mbps의 throughput을 갖는다. 또한 기존의 CMMB용 LDPC의 메모리와 비교하여 0.39% 의 메모리만 사용된다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.

• 한국통신학회논문지
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• 제30권11A호
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• pp.1104-1109
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• 2005

본 논문에서는 주파수 채배기 이론에 근거하여 단일 능동소자로 입력된 기본 LO 주파수($f_{LO}$)의 3차 고조파 성분($3f_{LO}$)의 진폭이 최대가 되는 바이어스 전압을 선택하여 두 입력신호($f_{RF}$, $f_{LO}$)에 대해서 고차 출력신호성분($f_{RF}{\pm}3f_{LO}$)이 최대가 되는 고조파 먹서(harmonic mixer)를 설계 및 제작하였다. 제안된 설계 방법에 의해서 제작된 고조파 먹서는 플라스틱(Plastic) 패키지의 MESFET 소자를 사용하여 기존 Ka-대역에서 동작하는 믹서 회로들이 나타내는 높은 부품 가격, 생산성 및 회로의 복잡도 문제를 해결할 수 있었으며 RF 주파수신호($f_{RF}$=33.5GHz)에 대해서 LO 주파수 신호($f_{LO}$=11.5 GHz)의 3차 고조파 신호($3f_{LO}$=34.5 GHz)가 최대가 되는 게이트 바이어스 전압을 선택하여 중간주파수($3f_{LO}-f_{RF}$=1.0GHz)에서 -10 dB의 낮은 변환 손실 특성을 나타내었다.

• 한국인터넷방송통신학회논문지
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• 제15권3호
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• pp.175-180
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• 2015

산업화의 추세에 따라 수요가 급증하고 있는 고전력을 생산하기 위하여 시설장비 및 부하의 대용량화가 수반되고 있다. 전기설비의 규모는 점차 복잡해 지고, 대규모화 됨으로써 고도 정보화 사회로의 발전에 크게 기여하고 있다. 그러나, 발전 설비에서 불의의 사고가 발생하여 전기의 생산이 중단된다면, 전기에 의존하여 작동 중인 수 많은 장비가 지장을 받게 되고, 산업사회에 막대한 경제적 손실 및 장애를 초래하게 된다. 사고가 발생한 발전설비를 복구하기 위해서는 많은 시간과 비용이 소요되어 국가 산업 활동에 막대한 경제적 피해를 끼치게 된다. 사고를 미연에 방지하기 위하여 케이블의 동작 상태를 정기적으로 감시 확인하여야 하며, 우리는 절연 저항를 측정하기 위한 장비를 개발하여 (주)서부발전의 현장에 설치하여 운용 중인 바, 장비의 설치로 인한 지락 전류의 변동이 없으므로, 정확한 측정 결과를 확인할 수가 있었다. 이를 체계적 응용하여 열화 상태를 구체화하여 구현할 수 있는 사전 예방감시 기술을 연구 중에 있다.

• 한국산학기술학회논문지
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• 제16권9호
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• pp.6274-6281
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• 2015

무선통신기반 열차제어시스템은 차상과 지상과의 양방향 무선통신을 기반으로 실시간 열차간격제어가 가능하므로 운전시격 단축 효과가 있으며 궤도회로를 사용하지 않기 때문에 설비투자를 절감 할 수 있다. 무선통신기반 열차제어시스템에서 가장 중요한 부분인 자동열차방호(ATP: Automatic Train Protection)는 실시간 열차위치 추적을 기반으로 선행열차와 후행열차간의 안전한 간격제어를 수행한다. 본 논문은 도시철도용 무선통신기반 열차제어시스템의 열차간격제어를 위한 전체적인 ATP 열차간격제어 알고리즘과 ATP의 처리속도 향상을 위해 전처리 기반 속도프로파일 계산 알고리즘을 제안한다. 제안된 속도프로파일 계산 알고리즘은 사전에 선로와 열차의 영구속도제한에 해당하는 프로파일을 미리 계산하여 가장제한적인 속도프로파일로 활용한다. 만약 운행 중 특정 노선 구간에 임시속도제한이 발생하는 경우 미리 계산된 영구속도프로파일에 임시속도제한을 반영하여 해당 구간의 속도프로파일을 업데이트함으로써 계산효율을 높일 수 있다. 제안된 속도프로파일 계산 알고리즘의 성능을 평가하기 위해 시간복잡도 O-notation으로 분석하였으며 그 결과 기존에 비해 시간 복잡도를 개선할 수 있음을 확인하였다. 또한 ATP 열차간격제어 검증을 위해 열차간격제어 시뮬레이터를 제작하였으며 실험결과를 통해 다양한 운영상황에서 안전한 열차간격제어가 이루어지고 있음을 확인하였다.

• 한국산학기술학회논문지
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• 제17권9호
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• pp.120-125
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• 2016

최근 테러와 사건 사고 같은 각종 위협으로부터 개인의 재산과 생명을 보호하기 위한 목적으로, 영상 보안 장비들이 많은 장소에 설치되어 운영되고 있다. 영상 보안 장비의 기술도 점진적으로 발전하여, 고품질 고해상도 기반의 제품도 많이 출시되고 있다. 하지만, 보안을 목적으로 만들어진 CCTV 장비가 오히려 개인의 프라이버시 침해를 유발하기도 한다. 본 논문에서는 지능형 IP 카메라의 메타데이터를 이용하여 개인 영상 정보 보호를 할 수 있는 방법에 대해 제안 한다. 메타 데이터로부터 분석된 개인 영상 정보를 마스킹 할 수 있도록 시스템을 설계하였으며 사용자 권한에 따른 영상 정보 접근 방법에 대한 정의, 메타데이터의 저장 방법과 녹화 데이터 검색 시 메타데이터를 활용하는 방법을 기술 하였다. 제안된 시스템을 행정자치부에서 제시한 "공공기관 영상정보 처리기기 설치 및 운영에 관한 가이드라인"에 맞춰 적합성 여부를 비교하였다. 지금까지의 단일 서버 제품에서는 하드웨어적인 성능의 한계와 기술적인 문제로 인해, 실시간으로 개인 영상 정보 보호기법을 적용할 수 있는 방법을 찾기 어려웠다. 본 논문에서 제안하는 방법을 적용한다면 행정자치부에서 제시한 가이드라인을 충족하면서, 서버 비용을 줄이고, 시스템 복잡도를 낮출 수 있는 시스템을 구성할 수 있다.

• 대한원격탐사학회지
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• 제38권5_2호
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• pp.725-735
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• 2022

현재 국내에서 발생하는 다수의 재난은 예측 불가능하고 복잡하다는 특징을 가지고 있으며 이로 인한 재산 및 인명피해가 증가하고 있다. 이러한 재난의 초기대응과정은 규모 및 피해확산에 직접적으로 연관 되어있어 최적의 의사결정이 필수적이며 적시에 적용가능한 센서를 통해 현장에 대한 정보 취득이 이루어져야 한다. 하지만 현재 운영되고 있는 재난안전상황실은 필요한 정보보다는 관련 부처와 링크된 정보만 수집되고 있어 적절한 의사결정을 하기에는 어려움이 존재한다. 본 연구에서는 이를 개선하기 위해 다양한 재난영상정보를 신속하게 수집하여 의사결정 지원에 요구되는 정보를 추출하고 이 결과를 활용할 수 있는 일련의 프레임워크를 제안하고자 하였다. 이를 위해 웹 기반 표출시스템과 스마트폰 애플리케이션을 제안하였으며 실시간에 가깝게 데이터를 수집하고 다양한 분석결과를 공유할 수 있도록 설계하였다. 제안한 표출시스템의 의사결정 지원에 대한 활용성을 검정하기 위하여 Closed-circuit Television (CCTV), 스마트폰, 무인기를 통해 취득한 실제 재난현장의 영상을 기반으로 검토하였다. 뿐만 아니라 재난 시 재난과 관련된 데이터의 유통 및 취득에 대한 제도적인 검토와 함께 해결된다면 효과적인 재난관리가 가능할 것으로 판단된다.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.512-522
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• 2003

시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.