• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.176-183
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• 2017

대용량 EEPROM 메모리를 테스트하는 경우 erase time과 program time이 많이 걸리는 문제가 있다. 또한 신뢰성 테스트를 진행하면서 각 스텝마다 EEPROM 셀의 문턱전압 VT를 테스트할 필요가 있다. 본 논문에서는 512kb EEPROM 셀 검증용 모듈 회로를 설계하였으며, negative VTE를 갖는 split gate EEPROM의 VT 측정을 위한 CG(Control Gate) 구동회로를 제안하였다. 제안된 CG 구동회로는 erase VT를 측정하기 위해 -3V~0V의 negative 전압이 인가될 수 있도록 asymmetric isolated HV (High-Voltage) NMOS 소자를 사용하였다. 그리고 test time reduction 모드에서는 even page, odd page, chip 단위로 erase나 program 수행이 가능하도록 회로를 설계하므로 512Kb EEPROM 전체 메모리를 erase하거나 program할 때 시간을 even page와 odd page를 이용하는 경우는 4ms, chip 전체로 하는 경우는 2ms로 테스트 시간을 줄일 수 있었다.

• 대한기계학회논문집A
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• 제28권4호
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• pp.435-442
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• 2004

This paper presents a hermetic MEMS on-chip package bonded by a closed-loop AuSn solder-line. We design three different package specimens, including a substrate heated specimen without interconnection-line (SHX), a substrate heated specimen with interconnection-line (SHI) and a locally heated specimen with interconnection-line (LHI). Pressurized helium leak test has been carried out for hermetic seal evaluation in addition to the critical pressure test for bonding strength measurement. Substrate heating method (SHX, SHI) requires the bonding time of 40min. at 400min, while local heating method (LHI) requires 4 min. at the heating power of 6.76W. In the hermetic seal test. SHX, SHI and LHI show the leak rates of 5.4$\pm$6.7${\times}$$^{-10}$ mbar-l/s, 13.5$\pm$9.8${\times}$$^{-10}$ mbar-l/s and 18.5$\pm$9.9${\times}$$^{-10}$ mbar-l/s, respectively, for an identical package chamber volume of 6.89$\pm$0.2${\times}$$^{-10}$. In the critical pressure test, no fracture is found in the bonded specimens up to the applied pressure of 1$\pm$0.1MPa, resulting in the minimum bonding strength of 3.53$\pm$0.07MPa. We find that the present on-chip packaging using a closed AuSn solder-line shows strong potential for hermetic MEMS packaging with interconnection-line due to the hermetic seal performance and the shorter bonding time for mass production.

• 전자공학회논문지
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• 제49권9호
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• pp.259-269
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• 2012

전원 전압이 낮아지고, 칩의 동작 속도가 빨라짐에 따라 온-칩 인덕턴스를 포함한 power distribution network (PDN) 분석이 중요해 질 것으로 예측된다. 본 논문에서는 일반적인 온-칩 전력 격자 구조에 적용시킬 수 있는 효과적인 인덕턴스 추출방법에 대해 제안한다. Chip layout에 적용할 수 있는 loop 인덕턴스 모델을 제시하고, 그 모델을 사용하여 post layout RC extraction netlist로 부터 인덕턴스를 포함한 netlist를 추출할 수 있는 tool을 개발하였다. 제안된 loop 인덕턴스 모델과 개발된 tool의 정확성은 회로 simulation을 통해 PEEC 모델과 비교하여 검증하였다. 인덕턴스 추출 방법을 실제 chip layout에 적용시켜 on-chip inductance를 포함한 PDN의 voltage fluctuation을 예측하였다. 패키지와 PCB 모델을 포함한 co-simulation 모델을 구성하여 on-chip inductance의 영향을 분석하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2008년도 추계학술대회 논문집
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• pp.245-246
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• 2008

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.228-230
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• 2002

We present a new low power scan testing and test data compression method for System-On-a-Chip (SOC). The don't cares in unspecified scan vectors are mapped to binary values for low power and encoded by adaptive encoding method for higher compression. Also, the scan-in direction of scan vectors is determined for low power. Experimental results for full-scanned versions of ISCAS 89 benchmark circuits show that the proposed method has both low power and higher compression.

• 마이크로전자및패키징학회지
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• 제15권2호
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• pp.37-45
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• 2008

본 논문에서는 유기 기판 위에 $100{\mu}m$ 피치를 갖는 플립칩 구조인 Cu(60 um)/SnAg(20 um) 더블 범프 플립칩 어셈블리를 구현하여 이의 리플로우, 고온 유지 신뢰성, 열주기 신뢰성, Electromigration 신뢰성을 평가하였다. 먼저, 리플로우의 경우 횟수와 온도에 상관없이 범프 접속 저항의 변화는 거의 나타나지 않음을 알 수 있었다. 125도 고온 유지 시험에서는 2000시간까지 접속 저항 변화가 관찰되지 않았던 반면, 150도에서는 Kirkendall void의 형성으로 인한 접속 저항의 증가가 관찰되었다 또한 Electromigration 시험에서는 600시간까지 불량이 발생하지 않았는데 이는 Al금속 배선에서 유발되는 높은 전류 밀도가 Cu 칼럼의 높은 두께로 인해 솔더 영역에서는 낮아지기 때문으로 해석되었다. 열주기 시험의 경우, 400 cycle 이후부터 접속 저항의 증가가 발견되었으며, 이는 열주기 시험 동안 실리콘 칩과 Cu 칼럼 사이에 작용하는 압축 변형에 의해 그 사이에 있는 Al 및 Ti 층이 바깥쪽으로 밀려나감으로 인해 발생하는 것으로 확인되었다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2002년도 추계학술대회 논문집
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• pp.459-462
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• 2002

This paper presents the development or a keypad test system for the improvement or the working environment and productivity improvement using the microprocessor PIC16F877 Chip. In order to detect the fault of keypad products, the design of hardware and software is performed in this system. All controls of the system is implemented by the 8 bit one chip micro-controller PIC. This keypad test system can also recognizes the work process, the work result and the fault position of the keypad which is made by the method of a flexible printed circuit (FPC) and construct the database about test results using personal computer. The experimental results show the effective performance of the keypad test system.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.990-994
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• 2003

본 논문은 인터넷을 이용한 음성통신 서비스를 제공하기 위해 사용되는 VoIP 시스템 칩 설계 및 기능 검증을 위한 보드 개발에 관한 것이다. 구성이 간단한 시스템을 구현하기 위하여 32비트 RISC 프로세서인 ARM922T 프로세서 코어를 중심으로 IP 망 접속 기능, 음성신호 접속 기능 및 다양한 사용자 정합 기능을 가지는 VoIP 시스템 칩을 설계하고, 이 칩의 기능을 검증하기 위하여 시험 프로그램 및 통신 프로토콜을 개발하였으며, 각종 설계 및 시뮬레이션 툴을 사용하고 ARM922T와 FPGA가 결합된 Excalibur를 사용한 시험용 보드를 개발하여 시험하였다.

• 대한기계학회논문집A
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• 제40권3호
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• pp.259-265
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• 2016

최근에 온도변화 환경에서 칩저항 실장용 유 무연 솔더의 수명예측모델이 개발되었다. 개발된 수명예측모델에 의하면 가속조건에서는 칩저항 실장 무연솔더가 유연솔더보다 수명이 적은 것으로 나타나지만, 실제조건에서는 무연솔더의 신뢰성이 유연솔더보다 우수하다. 본 연구에서는 개발된 수명예측모델의 검증 연구를 수행한다. 수명예측모델을 다른 칩저항 실장 유 무연 솔더 시험 결과에 적용하고 비교하기 위해서, 유한요소모델을 개발하고 시험 온도사이클 조건을 적용한다. 변형율 에너지 밀도를 계산하고 수명을 예측한다. 마지막으로 유 무연 솔더에 대해서 예측결과를 시험결과와 비교한다. 검증 결과는 개발된 수명예측모델이 사용 가능한 범위에서 수명을 예측할 수 있음을 보인다.

• 접착 및 계면
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• 제13권2호
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• pp.58-63
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• 2012

탄소섬유강화플라스틱(CFRP)의 홀 가공 시 chip이 발생된다. 이때 발생되는 chip은 단순 폐기용 차원이 아닌 미세탄소섬유와 에폭시의 조성으로 이루어져 있다. Chip을 강화재로 활용하기 위해서는 탄소섬유만의 조성을 이루어야 고분자 기지와 계면접착력이 증가될 수 있다. Chip 내 탄소섬유의 길이를 일정하게 하기 위해 막자 사발을 이용한 절단 과정 후 $H_2O_2$를 이용한 표면처리를 하여 탄소섬유에 붙어있는 에폭시를 제거하였다. Chip을 이용하여 페놀수지를 기지로 한 페놀복합재료를 제조하였으며, 내열성 및 난연성 재료로 활용 가능성을 평가하였다. 기존의 페놀보다 표면처리를 한 chip복합재료가 기계적, 열적 물성이 향상됨을 확인하였으며, 젖음성 평가를 이용하여 표면물성에 따른 재료의 물성을 평가하였다. 불균질한 표면 조성에 의해 표면 거칠기가 달라지기 때문에 페놀복합재료의 접촉각이 증가되었다. 난연성 평가는 ASTM D635-06 방법으로 수행하였다. 평가결과, chip의 첨가 및 표면처리의 영향에 의해 난연성이 향상되었다.