• 대한전자공학회논문지SD
• /
• 제44권12호
• /
• pp.61-70
• /
• 2007

메모리 기술이 발달함에 따라 메모리의 집적도가 증가하게 되었고, 이러한 변화는 구성요소들의 크기를 작아지게 만들고, 고장의 감응성이 증가하게 하였다. 그리고 고장은 더욱 복잡하게 되었다. 또한, 칩 하나에 포함되어있는 저장 요소가 늘어남에 따라 테스트 시간도 증가하게 되었다. 그리고 SOC 기술의 발달로 대용량의 내장 메모리를 통합할 수 있게 되었지만, 테스트 과정이 복잡하게 되어 외부 테스트 환경에서는 내장 메모리를 테스트하기 어렵게 되었다. 본 논문에서 제안하는 테스트 구조는 내장 테스트를 사용하여 외부 테스트 환경 없이 테스트가 가능하다. 제안하는 내장 테스트 구조는 다양한 알고리즘을 적용 가능하므로, 생산 공정의 수율 변화에 따른 알고리즘 변화에 적용이 가능하다. 그리고 메모리에 내장되어 테스트하므로, At-Speed 테스트가 가능하다. 즉, 다양한 알고리즘과 여러 형태의 메모리 블록을 테스트 가능하기 때문에 높은 효율성을 가진다.

• 한국정보통신학회논문지
• /
• 제8권2호
• /
• pp.449-455
• /
• 2004

본 논문에서는 입력 정합(input matching) BIST(Built-In Self-Test, 자체내부검사) 회로를 이용한 RF front end(고주파 전단부)의 새로운 결함 검사방법을 제안한다. 자체내부검사 회로를 가진 고주파 전단부는 1.8GHz LNA(Low Noise Amplifier, 저 잡음 증폭기)와 이중 대칭 구조의 Gilbert 셀 믹서로 구성되어 있으며, TSMC 40.25{\mu}m$ CMOS 기술을 이용하여 설계되었다. catastrophic 결함(거폭 결함) 및 parametric 변동 (미세 결함)을 가진 고주파 전단부와 결함을 갖지 않은 고주파 전단부를 판별하기 위해 고주파 전단부의 입력 전압특성을 조사하였다. 본 검사방법에서는 DUT(Device Under Test, 검사대상이 되는 소자)와 자체내부검사회로가 동일한 칩 상에 설계되어 있기 때문에 측정할 때 단지 디지털 전압계와 고주파 전압 발생기만 필요하며, 측정이 간단하고 비용이 저렴하다는 장점이 있다.

• 한국인터넷방송통신학회논문지
• /
• 제24권1호
• /
• pp.97-101
• /
• 2024

본 논문에서는 Xilinx 사의 RFSoC FPGA에 대해 양성자 빔 조사 시험 로직 구현과 시험 결과를 제시한다. RFSoC는 FPGA 기능 외에도 CPU, ADC, DAC가 집적화되어 있는 칩으로 소형경량화를 목적으로 둔 방위산업 및 우주 산업에서 주목받고 있는 칩이다. 이러한 칩을 우주 환경에서 사용하려면 방사선 영향에 대한 분석이 필요하며 방사선 경감 대책이 필요하게 되었다. 양성자 조사 시험을 통해 RFSoC의 방사선 영향을 측정할 수 있는 로직을 설계하였다. Memory에 저장된 값을 정상 값과 비교하는 로직을 구현하고 RFSoC에 양성자를 조사하여 Block memory 영역에서 발생하는 SEU를 측정하였다. 다른 영역에서의 SEU 발생을 완화하기 위해 TMR, SEM을 적용하여 설계하였다. 시험 결과를 통해 본 시험 구성에 대해 검증하고 향후 위성용 로직 설계를 검증할 수 있는 환경을 구축하고자 한다.

• 한국환경복원기술학회지
• /
• 제18권6호
• /
• pp.227-237
• /
• 2015

From January 2013 to October 2015, weed invasion control techniques was tested in the test road of Jungbunaeryuk expressway so as to collect preliminary data for the management methods of the upper exterior banking of expressway shoulders. Then, monitoring was conducted and its results are as follows. Mat (sheet), solidifying agent, and mulching (wood chips) were applied for the test and their initial effects of preventing weed invasion were all excellent. It was found that the homogeneity of the wood chip mulching method needs to improve. In the mat method and the mulching method were found to have the most excellent economic feasibility and aesthetics, respectively. The covering degree was found to be the highest at 80% in the control site, followed by the wood chip site at 20% and the solidifying agent site and the non-woven fabric site at 5% each. As for species diversity, the control had the largest variety of species. Two years after the construction, many different species of plants invaded and were growing. Plants including weed didn't tend to invade the slopes applied with non-woven fabric. In addition, weed didn't invade the solidifying agent site and the aesthetics of the upper exterior banking of expressway shoulders was found to be excellent. The wood chip site was found to require consistent management for preventing weed invasion. The mat (sheet) site, the solidifying agent site, and the wood chip mulching site were found to have excellent weed prevention effects. As time passed, the mat (sheet) site and the solidifying agent site showed better weed prevention effects. However, they need consistent monitoring for further application.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권2호
• /
• pp.184-193
• /
• 2015

This paper proposes a cost-efficient and automatic method for large data acquisition from a test chip without expensive equipment to characterize random process variation in an integrated circuit. Our method requires only a test chip, a personal computer, a cheap digital-to-analog converter, a controller and multimeters, and thus large volume measurement can be performed on an office desk at low cost. To demonstrate the proposed method, we designed a test chip with a current model logic driver and an array of 128 current mirrors that mimic the random process variation of the driver's tail current mirror. Using our method, we characterized the random process variation of the driver's voltage due to the random process variation on the driver's tail current mirror from large volume measurement data. The statistical characteristics of the driver's output voltage calculated from the measured data are compared with Monte Carlo simulation. The difference between the measured and the simulated averages and standard deviations are less than 20% showing that we can easily characterize the random process variation at low cost by using our cost-efficient automatic large data acquisition method.

• 대한기계학회논문집A
• /
• 제35권7호
• /
• pp.799-804
• /
• 2011

본 논문에서는 칩저항을 실장하는 솔더에 대한 온도사이클 시험을 수행하고, 그 결과로부터 고장 예지 실현을 위한 열하중에서의 솔더실장의 고장메커니즘을 연구하였다. 시험 중 솔더의 고장을 모니터링하기 위하여 실장된 칩저항 양단간의 저항 변화를 데이터 측정기로 실시간 관찰하였다. 관찰 데이터로부터 솔더의 크랙 진전 중과 크랙 진전 완료 시점의 고장 메커니즘을 제시하였다. 제시된 고장 메커니즘을 유한요소법으로 검증하여 솔더의 크랙이 진전 중에는 저온조건에서 크랙이 열리고 저항이 증가하며, 크랙의 진전이 완료된 후에는 고온조건에서 크랙이 열리고 저항이 증가하는 조건으로 바뀜을 보였다. 이런 결과에 기반하여 온도 사이클에서 저항측정을 통해 칩저항 실장 솔더의 고장예지가 가능함을 제시하였다.

• 한국도로학회논문집
• /
• 제16권5호
• /
• pp.1-8
• /
• 2014

PURPOSES : The objective of this study is to evaluate the bond strength of asphalt emulsions including polymer-modified emulsions for chip seals and fog seals using the bitumen bond strength (BBS) test. METHODS : For the laboratory testing, the Pneumatic Adhesion tensile Testing Instrument(PATTI) device is used to measure the bond strength between the asphalt emulsion and aggregate substrate based on the AASHTO TP-91. In order to conduct all the tests in controled condition, all test procedures are performed in the environmental chamber. The CRS-2L and the SBS CRS-2P emulsions are used as a polymer-modified emulsion, and then unmodified emulsion, the CRS-2, is compared for the evaluation of chip seal performance. For the fog seal performance evaluation, two types of polymer-modified emulsions and one of unmodified emulsion, the CSS-1H, are employed. For chip seal study, the BBS tests are performed at 30, 60, 120, and 240 minutes of curing times with curing and testing temperatures of $15^{\circ}C$, $25^{\circ}C$, and $35^{\circ}C$. The fog seal tests are conducted at 30, 60, 90, 120, 180 minutes, and 24 hours with curing and testing temperatures of $25^{\circ}C$, $30^{\circ}C$, and $35^{\circ}C$. RESULTS AND CONCLUSIONS : Overall, chip seal emulsions and fog seal emulsions show the similar bond strength trend. At the same testing condition, polymer-modified emulsions show better bond strength than unmodified emulsions. Also, there is no significant difference between polymer-modified emulsions. One of important findings is that the most bond strength reaches their final bond strength within one hour of curing time. Therefore, the early curing time plays a vital role in the performance of chip seals and fog seals.

• 대한전자공학회논문지SD
• /
• 제48권3호
• /
• pp.25-33
• /
• 2011

Chip 동작 주파수가 상승함에 따라, 온-칩 인터커넥에서 인덕턴스 문제 대한 우려가 증가하고 있다. 본 논문에서는 VLSI 설계에서 인덕턴스 효과가 큰 인터커넥을 선택하는 2단계의 인덕턴스 screening tool을 소개한다. Technology가 scaling함에 따라 인터커넥의 단면이 줄어들어 저항이 증가한다. 저항의 증가는 인덕턴스의 영향을 줄이는 효과가 있다. 따라서 각각 다른 CMOS 공정(0.25${\mu}m$, 0.13${\mu}m$, 90nm)을 사용하여 디자인된 칩을 개발한 tool로 실험함으로써 technology scaling에 따른 인덕턴스 영향을 분석해 보았다. 인덕턴스 screening tool의 결과는 디자인의 0.1% 이내의 net들이 작동 주파수에서 인덕턴스 문제를 보임으로써, 모든 인터커넥에 인덕턴스 모델을 추가하는 대신 인덕턴스 screening을 한 후 필요한 인터커넥에만 추가하는 것이 효율적임을 알 수 있다. 대부분 test chip들이 본래 칩 동작 주파수에서는 인덕턴스 영향이 문제되지 않았지만, 주파수를 높일 경우 문제가 되는 인터커넥들을 찾아낼 수 있었다. 본 연구에서 개발한 인덕턴스 screening tool은 회로 설계자들에게 유용한 지침을 제공할 수 있을 것이다.

• 한국정보통신학회논문지
• /
• 제5권4호
• /
• pp.791-797
• /
• 2001

본 논문에서는 고속 대용량 ATM교환기에 쓰이는 스위칭소자들 중 서로 관련 있는 두 종류의 칩을 MCM기술을 이용하여 하나의 칩으로 구현하고 그 기능을 검증하였다. MCM은 소형화와 이종간 소자의 결합이 주목적으로 개발된 기술로서 하나의 패키지 상에 다양한 칩들을 실장 함으로써 칩간 지연시간이 시스템 성능향상을 가져오며 고성능화와 소형화가 시스템 개발에 도움으로 주는 기술로 각광을 받고 있는 기술이다. 고속 대용량화를 위해 구현된 MCM 스위칭 칩의 기능 검증을 위하여 기존에 개발된 칩들의 VHDL코드를 가지고 시뮬레이션 모델을 생성하였고, 시뮬레이션을 통해 모델링된 패턴의 입출력 값을 얻었다. 칩 테스트 장비에 패턴 값을 입력하여 시뮬레이션 결과와 비교함으로써 동작성능을 평가하였다. 본 연구에서 실행된 시뮬레이션은 SUN 워크스테이션 상에서 Synopsys툴을 사용하였고, 칩의 기능 시험은 Trillium장비를 사용하였다. 본 연구를 통하여 시뮬레이션을 통해 얻은 결과와 시험장비를 통해 얻은 결과를 비교한 결과 처음에 목적한 패턴의 시험에 대한 기능들이 일치됨을 알았다.

• 한국산학기술학회논문지
• /
• 제5권6호
• /
• pp.515-520
• /
• 2004

코아(core) 기반의 SoC(System-on-Chip) 설계는 테스트에 관련된 많은 어려운 문제를 일으키고 있다. 그 중에서 방대한 분량의 테스트 데이터와 긴 테스트 패턴 인가시간은 SoC 테스트에서의 2가지 주요 문제로 떠오르고 있다. 많은 양의 테스트 데이터에 대한 저장공간과 인가시간을 줄이기 위한 방안으로서 테스트 벡터들의 반복되는 성질을 이용하여 최대한 효율적으로 압축하는 다양한 방법들이 제시되었다. 본 논문에서는 SoC 테스트를 위한 효율적인 테스트 데이터 압축 방법을 제안한다. 제안된 방법은 테스트 벡터 집합을 분할하고 최대한 반복되는 공통부분을 제거함으로써 테스트 데이터를 압축한다. 이 압축방법은 O(n2)의 시간복잡도를 가지며, 간단한 디코딩 하드웨어를 사용한다. 여기서 n은 테스트 벡터 수이다. 제안된 압축방법은 빠르고 쉬운 디코딩을 함께 사용하여 기존의 복잡한 소프트웨어 방식의 압축방법에 견줄만한 수준의 효율성을 보여준다.