• 전자공학회논문지A
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• 제29A권3호
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• pp.79-86
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• 1992

The cause of excess current noise which appears some times in RuO$_2$ thick film chip resistors and the process to reduce such noise are investigated. We observed that too large thermal expansion coefficients of resistor paste and electrode metal paste can induce the mechanical stress and microcracks in the contact region of the two sintered materials. Such microcracks result in the reduction of conduction paths in the sintered electrode and this provokes the increase of the resistance value and the current noise. Such excessive current noise induced by microcracks could be reduced or even eliminated by using an enlarged overcoat patterns in the plating process or by adding an additional annealing process before plating.

• 한국정보통신학회논문지
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• 제16권2호
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• pp.302-312
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• 2012

본 논문에서는 UHF RFID 태그 칩용 512bit EEPROM의 저면적 설계 기술과 고신뢰성 기술을 제안하였다. 저면적회로는 디코딩 로직(decoding logic)을 단순화한 WL 구동 회로, BGR 회로 대신 저항 분배기(resistor divider)를 이용한 VREF 발생회로이다. Magnachip $0.18{\mu}m$ EEPROM 공정을 이용하여 설계된 512bit EEPROM IP의 레이아웃 크기는 $59.465{\mu}m{\times}366.76{\mu}m$으로 기존 회로를 사용한 EEPROM 대비 16.7% 줄였다. 그리고 쓰기 모드(write mode)를 빠져나올 때 DC-DC 변환기(converter)에서 출력되는 부스팅된 출력전압을 VDDP(=3.15V)로 방전시키는 대신, 공통접지(common ground)인 VSS로 방전시키는 방식을 제안하여 VDDP 전압을 일정하게 유지함으로써 5V 소자가 파괴되는 문제를 해결하였다.

• 한국재료학회지
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• 제17권3호
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• pp.152-159
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• 2007

When the electronics are tested with thermal shock for Pb-free solder joint reliability, there are temperature conditions with use environment but number of cycles for test don't clearly exist. To obtain the long term reliability data, electronic companies have spent the cost and times. Therefore this studies show the test method and number of thermal shock cycles for evaluating the solder joint reliability of electronic components and also research bonding strength variation with formation and growth of intermetallic compounds (IMC). SMD (surface mount device) 3216 chip resistor and 44 pin QFP (quad flat package) was utilized for experiments and each components were soldered with Sn-40Pb and Sn-3.0 Ag-0.5 Cu solder on the FR-4 PCB(printed circuit board) using by reflow soldering process. To reliability evaluation, thermal shock test was conducted between $-40^{\circ}C\;and\;+125^{\circ}C$ for 2,000 cycles, 10 minute dwell time, respectively. Also we analyzed the IMCs of solder joint using by SEM and EDX. To compare with bonding strength, resistor and QFP were tested shear strength and $45^{\circ}$ lead pull strength, respectively. From these results, optimized number of cycles was proposed with variation of bonding strength under thermal shock.

• 한국정보전자통신기술학회논문지
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• 제14권4호
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• pp.338-347
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• 2021

본 논문에서는 DB하이텍 0.18㎛ CMOS 공정을 이용하여 진성난수 생성기에 사용되는 베타선 센서 회로를 설계하였다. CSA 회로는 PMOS 피드백 저항과 NMOS 피드백 저항을 선택하는 기능, 50fF과 100fF의 피드백 커패시터를 선택하는 기능을 갖는 회로를 제안하였다. 그리고 펄스 셰이퍼(pulse shaper) 회로는 비반전 증폭기를 이용한 CR-RC2 펄스 셰이퍼 회로를 사용하였다. 본 논문에서 사용한 OPAMP 회로는 이중 전원(dual power) 대신 단일 전원(single power) 사용하고 있으므로 CR 회로의 저항과 RC 회로의 커패시터의 한쪽 노드는 GND 대신 VCOM에 연결한 회로를 제안하였다. 그리고 펄스 셰이퍼의 출력신호가 단조 증가가 아닌 경우 비교기 회로의 출력 신호가 다수의 연속된 펄스가 발생하더라도 단조 다중발진기(monostable multivibrator) 회로를 사용하여 신호 왜곡이 안되도록 하였다. 또한 CSA 입력단인 VIN과 베타선 센서 출력단을 실리콘 칩의 상단과 하단에 배치하므로 PCB trace 간의 커패시터 커플링 노이즈(capacitive coupling noise)를 줄이도록 하였다.

• 한국컴퓨터정보학회논문지
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• 제25권1호
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• pp.79-86
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• 2020

본 논문에서는 ARIA 알고리즘과 AES 알고리즘을 대상으로 전력분석공격을 시도한 사례를 찾아 취약점을 분석하고, 이를 통해 전력분석에 안전한 구조를 가지는 알고리즘을 제안하고 실험을 통해 증명하고자 한다. 제안하는 기법은 순환 구조를 가지는 LFSR을 이용하여 마스킹 하는 방식으로 이를 검증하기 위해 Power Trace를 각각 1000개, 2000개, 4000개를 수집한 뒤 전력분석공격을 시도하여 안전한 구조인지를 확인할 수 있는 결과를 보이고자 한다. 실험을 진행하기 위하여 Arduino Uno에 ATmega328 Chip을 사용하여 각 알고리즘을 탑재 하였으며, 소모 전력을 측정하기 위하여 저항을 삽입한 후 진행하였다. 분석결과 제안하는 구조는 전력분석에 안전한 구조를 가지는 것을 증명하였으며, 향후 성능고도화까지 이끌어 낼 수 있는 방법을 연구하고자 한다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.25-35
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• 2002

본 논문에서는 단일 폴리 공정을 기반으로 하여 8b 해상도로 200MHz의 고속 동작을 하기 위해 최적화된 시간 공유 서브레인징 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 높은 정확도를 요구하는 하위 ADC에 이중 채널 구조를 적용하여 높은 샘플링 주파수를 보장하였고, 새로운 기준 전압 인가 방식을 적용하여 기준 전압의 빠른 정착 시간을 얻으면서 동시에 칩 면적을 크게 감소시켰다. 기준 전압을 생성하는 저항열에서는 선형성 및 속도 향상을 위해 기존의 인터메쉬드 구조를 보완한 새로운 저항열을 사용하였다. 8 비트 수준의 정밀도에서 면적 및 전력 소모를 최소화하기 위해 공통 드레인(common- drain) 증폭기 구조를 사용하여 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier：SHA)를 설계하였으며, 입력단에 스위치와 캐패시터로 구성된 동적 공통 모드 궤환 회로(Dynamic Common Mode Feedback Circuit)를 사용하여 SHA의 동적 동작 범위(dynamic range)를 증가시켰다. 동시에 상위 ADC와 하위 ADC간의 신호 처리를 단순화시키기 위해 상위 ADC에 새로운 인코딩 회로를 제안하였다.

• 정보보호학회논문지
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• 제25권3호
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• pp.509-517
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• 2015

전력소비를 이용한 부채널 분석은 Chip 기반의 보안디바이스의 키를 해독하는 효과적인 방법으로 알려져 있다. 기존의 전력소비정보는 저항의 직렬연결을 이용한 전압분배 방식을 사용한다. 이 방법은 디바이스에 인가되는 전압의 크기에 종속적이며. 그 크기가 작은 경우 노이즈의 영향을 크게 받아 신호 왜곡이 발생되고, 일부 신호 손실이 발생된다. 이와 같은 이유는 부채널 분석의 성능을 저하 시킨다. 본 논문에서는 OP-Amp를 이용한 전류-전압 변환방식을 적용하여 전력소비 정보를 계측함으로써 부채널 분석의 성능을 향상시킬 수 있는 방법을 제시한다. OP-Amp를 이용한 전류-전압 변환방식을 사용하여 전력소비 정보에 포함되는 노이즈의 영향을 줄일 수 있다. 따라서 부채널 분석의 성능을 향상됨을 실험을 통해 검증한다.

• 한국전기전자재료학회논문지
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• 제32권1호
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• pp.6-12
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• 2019

Bonding properties of epoxy-containing solder joints were investigated by a high temperature aging test. Specimens were prepared by bonding an R3216 standard chip resistor to an OSP-finished PCB by a reflow process with two basic types of solder (SAC305 & Sn58Bi) pastes and two epoxy-solder (SAC305+epoxy & Sn58Bi+epoxy) pastes. In all epoxy solder joints, an epoxy fillet was formed in the hardened epoxy, lying around the outer edge of the solder joint, between the chip and the Cu pad. In order to analyze the bonding characteristics of solder joints at high temperatures, a high-temperature aging test at $150^{\circ}C$ was carried out for 14 days (336 h). After aging, the intermetallic compound $Cu_6Sn_5$ was found to have formed in the solder joint on the Cu pad, and the shear stress on the conventional solder joint was reduced by a significant amount. The reason that the shear force did not decrease much, even though in epoxy solder, was thatbecause epoxy hardened at the outer edge of the supported solder joints. Using epoxy solder, strong bonding behavior can be ensured due to this resistance to shear force, even in metallurgical changes such as those where intermetallic compounds form at solder joints.

• 마이크로전자및패키징학회지
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• 제29권3호
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• pp.31-35
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• 2022

최근 4차산업혁명으로 대용량 데이터 처리를 위한 고집적 반도체에 대한 수요가 증가하고 있다. 반도체 제품에 장착되는 소자들의 크기가 작아 짐에 따라 표면실장기술(SMT)의 신뢰성에 대한 연구가 관심을 받고 있다. 본 연구에서는 PCB의 패드 디자인이 수동소자의 조립 및 접합 신뢰성에 미치는 영향을 실험 계획법(design of experiment, DOE) 이용하여 분석하였다. 수동소자를 실장하기 위한 PCB의 패드 길이, 너비 및 두 패드간 거리를 변수로 하여 실험계획법을 수립하였다. 저항칩의 오배치(misplacement) 방향에 따른 수동소자의 톰스톤(tombstone)불량률을 도출하였다. 전단테스트를 통해 수동소자와 PCB 사이의 전단력을 측정하였다. 또한, 단면분석을 통해 패드 디자인에 따른 솔더의 형상을 분석하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제33권8호
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• pp.1239-1245
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• 2009

안테나를 소형화하는 기법에는 많은 접근 방법들이 있다. 본 논문에서는 안테나에 집중소자를 이용한 정합회로를 통하여 안테나의 소형화를 시도하였다. 안테나의 크기의 큰 영향을 주는 그라운드를 PCB 회로 기판과 공유함으로써 형상적인 크기를 최소화하도록 시도하였으며, 안테나의 급전부에 고주파용 집중소자를 이용한 매칭회로를 구성하여 안테나의 임피던스 정합특성을 분석하였다. 본 논문에서 제안된 안테나는 공진주파수의 파장에 비해 매우 작은 크기인 $7\;{\times}\;24\;mm$로 제작되었으며, 860 MHz 대역에서 -18 dB의 반사특성을 보이며 Z-Wave 시스템에 적용가능성을 확인하였다.