• 대한토목학회논문집
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• 제34권4호
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• pp.1327-1334
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• 2014

도로, 철도, 하천 등 선형형태 사회기반시설물 사업들은 일반적으로 행정구역을 가로지르고, 길이는 수 km에서 수백 km 이상이며 폭이 좁고 길이가 긴 사업들로 사업승인을 위한 지형도면고시 작성을 위해 낱장 도곽 형태가 아닌 연속지적도를 사용한다. 2009년에 제정된 통합법인 측량 수로조사 및 지적에 관한법률은 사업승인을 위한 설계 및 시공도서 작성과 지형도의 좌표계를 세계측지계를 적용하도록 하고 있다. 그러나 통합법 부칙 제5조에 따라 지적은 지역좌표계를 유지하고 있어 연속지적도를 이용한 지형도면고시 내용의 기술적 오류가 발생한 경우 행정처분으로서 고시의 효력 여부, 그리고 토지경계에 대한 책임 문제가 제기되고 있다. 본 연구에서는 그 원인을 분석하고 선형형태 사업의 특성을 고려한 좌표변환 및 보정을 실시한 후, 그 결과를 기존에 구축된 연속지적도에 반영, 지형도면고시 절차 개선으로 이어질 수 있도록 제시하였다.

• 한국수자원학회논문집
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• 제51권8호
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• pp.655-664
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• 2018

하상재료 조사는 유사량 계산 및 하상변동과 같은 하도 계획에 필요한 기초 자료로서 입도분포, 비중, 다공성 등을 조사하는 것이다. 원칙적으로, 조사 지점은 하천 종단 방향으로 1 km 간격이고 하나의 횡단면에 3 개 이상이다. 따라서 조사 대상 하천의 종단 길이에 따라 조사 지점이 아주 많아지기 때문에 조사에 소요되는 시간과 비용이 상당히 증가한다. 본 연구는 입도분석법인 체적법과 화상해석법의 작업 효율성과 비용을 비교하고, 화상해석법의 적용 가능성을 검토하였다. 화상해석법에 의하여 환산된 등가원의 직경이 하상재료 입도분석에 적용될 수 있음을 확인하였다. 또한, 체적법과 화상해석법의 작업효율성과 비용을 분석한 결과 약 80%의 절감효과가 있음을 입증하였다.

• 전자공학회논문지
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• 제52권10호
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• pp.139-147
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• 2015

Steady state visual evoked potential (SSVEP)는 뇌파의 종류 중 하나로서 다른 뇌파에 비해 훈련 시간이 짧고, 비교적 높은 신호대잡음비 (signal-to-noise ratio)와 높은 정보전달량 (information transfer rate)을 가지고 있어서 최근에 뇌-컴퓨터 접속 장치 (brain-computer interface; BCI)에 많이 사용되고 있다. SSVEP 신호를 분석하는 기존 기법에는 전력 스펙트럼 밀도 분석 (power spectral density analysis; PSDA)과 정준상관분석 (canonical correlation analysis; CCA)이 있다. 그러나 PSDA는 단일 전극만을 사용하기 때문에 잡음에 취약한 단점이 있고, CCA는 PSDA보다 높은 정확도를 가지지만 사인-코사인을 기준 신호로 가지므로 짧은 시간 윈도우 길이를 가질 경우 실시간 BCI 시스템에 적용되기 어렵다. 따라서 본 논문에서는 기존의 기법들의 한계점을 보완하기 위해 CCA의 결과로 얻을 수 있는 정준변수 간의 전력차이를 이용하는 CCA와 PSDA를 결합한 기법을 제안한다. 실험 결과를 통해, SSVEP 기반 BCI 시스템이 짧은 시간 윈도우 길이를 가질 때 제안된 기법이 기존의 CCA 기법에 비해 더욱 높은 주파수 인식 정확도를 가짐을 보여준다.

• 전자공학회논문지 IE
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• 제48권4호
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• pp.13-18
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• 2011

본 논문에서는 LDO 레귤레이터의 공정변화에 따른 특성변화를 1 ${\mu}m$ 20 V 고 전압 CMOS 공정을 사용하여 시뮬레이션 하였다. 공정변화에 따른 3종류의 SPICE 파라미터(문턱전압과 실효채널길이가 평균적인 Typ(typical), 평균 이하인 FF(fast), 평균 이상인 SS(slow) 파라미터)를 LDO 레귤레이터 시뮬레이션에 활용하였다. 시뮬레이션 결과,SS 파라미터 사용의 경우, 라인 레귤레이션이 3.6 mV/V, 부하 레귤레이션이 0.4 mV/mA, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.86 ${\mu}s$였다. 그리고 Typ 파라미터 사용의 경우, 라인 레귤레이션이 4.2 mV/V, 부하 레귤레이션이 0.44 mV/mA, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.62 ${\mu}s$였다. 마지막으로 FF 파라미터 사용의경우 라인 레귤레이션이 7.0 mV/V, 부하 레귤레이션이 0.56 mV/mA, 부하전류 변화에 따른 출력전압이 안정화되는 시간이 평균 0.27 ${\mu}s$였다. 향후, 이러한 공정변화에 따른 회로 특성의 변화를 고려한 효율적 회로설계가 필요할 것으로 사료된다.

• 한국통신학회논문지
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• 제27권6A호
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• pp.533-539
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• 2002

터보부호는 반복복호 수와 인터리버 크기가 증가할수록 AWGN 채널환경에서 BER 성능이 향상된다는 것은 잘 알려진 사실이다. 그러나 반복복호 수와 인터리버 크기가 증가하면 상대적으로 복호 과정에서 복호지연과 계산량이 증가하게 된다. 또한 임의의 SM에서는 더 이상 BER 성능의 향상이 없는 flattening effect 현상이 발생하기 때문에 오류정정 능력의 한계에 도달하는 큰 단점을 가진다. 따라서 본 논문에서는 터보부호의 flattening effect 현상을 개선시키기 위해서 두 구성부호기의 구속장 뿐만아니라 생성다항식 자체도 서로 다르게 구성한 새로운 비대칭 구조를 갖는 터보부호를 제안한다. 제안된 비대칭 터보부호는 각각의 구성부호기의 생성다항식을 원시다항식과 소수다항식을 혼합한 형태로 구성하였고 구속장도 서로 다르게 구성하여 다양한 구조와 다양한 유효자유거리(effective free distance)를 갖도록 구성하였다. 제안된 비대칭 터보부호는 부호율이 1/3일 때 log-MAP 복호방법을 이용하여 상대적으로 작은 프레임(128. 256)과 큰 프레임(512, 1024)으로 인터리버 크기를 조절하면서 그 성능을 분석하였다. 모의실험 결과, 기존의 터보부호에 비해서 $10^{-4}$의 BER 영역에서 작은 프레임의 경우에 1.7dB~2.5dB이상의 우수한 성능을 나타냈으며 큰 프레임의 경우에 2.0dB~2.5dB 이상의 우수한 성능을 나타냄을 확인할 수 있었고 flattening effect 현상의 개선효과가 있음을 확인할 수 있었다.

• 대한전자공학회논문지
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• 제26권1호
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• pp.48-61
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• 1989

본 논문에서는 게이트의 길이가 0.7${\mu}m$인 n형 GaAs MESFET를 2차원적으로 수치 해석하였으며, 이동도를 국부 전계의 함수로 취하는 드리프트 -확산 모델을 사용하였다. 이산화 방법으로는 종래에 사용되던 FDM(finite difference method), FEM(finite element method)을 사용치 아낳고 Control-Volume Formulation을 사용하였으며, numerical scheme으로는 기존의 hybrid scheme이나 upwind scheme 대신에 exponential scheme과 거의 근사한 power-law scheme을 사용하였다. 이때 드리프트 속도와 확산 속도의 비율을 나타내는 Peclet number의 개념을 사용하였으며, 이 개념을 사용하여 control volume의 경계에서 numerical scheme을 고려한 전류식을 제안하였다. 앞에서 고려한 모델들과 수치해석 방법을 사용하여 시뮬레이션한 I-V 특성은 기존 노문의 결과와 일치하였다. 따라서 본 논문의 결과가 GaAs MESFET를 위한 유용한 2차원 시뮬레이터가 될 수 있음을 확인하였다. 또한 I-V 특성외에 채널 밑바닥에서이 속도 및 전계 분포를 통해 드리프트-확산 모델을 고려한 경우에 발생하는 속도 포화의 메카니즘을 제시했고, Dipole의 발생위치 및 발생 원인과 드레인 전류와의 관계 등에 대해서도 제시했다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.1-7
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• 2006

이상적인(ideal) 이중-게이트(double-gate) 벌크(bulk) FinFET의 3차원(3-D) 시뮬레이션을 수행하여 전기적 특성들을 분석하였다. 3차원 시뮬레이터를 이용하여, 게이트 길이($L_g$)와 높이($H_g$), 핀 바디(fin body)의 도핑농도($N_b$)를 변화시키면서 소스/드레인 접합 깊이($X_{jSDE}$)에 따른 문턱전압($V_{th}$), 문턱전압 변화량(${\Delta}V_{th}$), DIBL(drain induced barrier lowering), SS(subthreshold swing)의 특성들을 살펴보았다. 게이트 높이가 35 nm인 소자에서 소스/드레인 접합 깊이(25 nm, 35 nm, 45 nm) 변화에 따라, 각각의 문턱전압을 기준으로 게이트 높이가 $30nm{\sim}45nm$로 변화 될 때, 문턱전압변화량은 20 mV 이하로 그 변화량이 매우 적음을 알 수 있었다. 낮은 핀 바디 도핑농도($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$)에서, 소스/드레인 접합 깊이가 게이트전극보다 깊어질수록 DIBL과 SS는 급격히 나빠지는 것을 볼 수 있었고. 이러한 특성저하들은 $H_g$ 아래의 ${\sim}10nm$ 위치에 국소(local) 도핑을 함으로써 개선시킬 수 있었다. 또한 local 도핑으로 소스/드레인 접합 깊이가 얕아질수록 문턱전압이 떨어지는 것을 개선시킬 수 있었다.

• 대한기계학회논문집B
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• 제39권8호
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• pp.633-643
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• 2015

본 연구의 목적은 고효율 미세기포 공급장치인 산기관을 개발하기 위하여, 미세기포를 이용하여 하폐수에 용존산소를 효율적으로 공급하고 슬러지에 의한 기공의 막힘을 최소화함으로써 호기성 미생물에 의한 유기물 분해공정의 효율성과 내구성을 개선하고자 하였다. 종래의 미세기포 산기관을 개선하기 위하여, 실험과 전산해석 방법을 이용하여 미세기포를 발생시키면서 슬러지에 의한 막힘현상이 없는 원뿔형 산기관을 개발하였다. 전산해석을 통하여 단위 산기관 내부의 공기유동패턴을 확인하여 산기관 설계를 보완하고, 모의 생물반응기에 단위 산기관을 적용하여 발생 기포 거동 실험과 2상유체유동에 대한 전산해석을 수행하였다. 실험 결과로서 모의 생물반응기 내에서 발생기포 수직 길이 및 상승속도 등 기포거동에 대한 통계치를 도출하였으며, 전산해석 결과로서 기포군의 거동을 포함한 유동특성에 대한 메커니즘을 규명하였다. 이를 통하여 고효율 산기관 설계를 체계화하였고 모의 생물반응기 내에서 기포거동과 내부유동 현상을 규명함으로써, 실증 수처리장 규모 생물반응기에 산기관 군체를 적용하여 산소전달특성 및 내부유동특성을 파악하고 시스템을 설계하는데 중요한 근거를 제시하였다.

• 대한기계학회논문집B
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• 제36권7호
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• pp.689-695
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• 2012

지지격자가 있는 봉다발과 축방향으로 평행한 유동에서, 봉다발 마찰계수와 지지격자 손실계수를 평가하였다. 시험부는 외경 9.5 mm, 길이 2000 mm 인 봉 25 개를 $5{\times}5$ 정사각 구조로 배열하여 제작하였으며, 봉 중심간 거리와 봉 외경의 비는 1.35 였다. 지지격자로는 plain 지지격자, split-vane 지지격자, hybrid-vane 지지격자를 이용하였다. 지지격자가 없는 봉다발의 마찰계수는 기존 상관식과 비교적 잘 일치하였다. 지지격자가 있는 봉다발 실험의 경우, hybrid-vane 지지격자에서 봉다발 마찰계수 및 지지격자 손실계수가 가장 크게 측정되었으며, 이는 지지격자의 유동단면 막음비 증가와 혼합날개 형상에 의한 유동 교란이 증가되기 때문인 것으로 판단된다. Re=$5{\times}10^5$ 조건에서 plain 지지격자, split-vane 지지격자, hybrid-vane 지지격자의 손실계수는 약 0.79, 0.80, 0.88 로 예측되었다.

• 전자공학회논문지
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• 제49권10호
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• pp.111-121
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• 2012

본 연구에서는 $0.5{\mu}m$ 급 다결정 실리콘 박막 트랜지스터를 제작하고 이를 최적화 했다. 실험 결과, 비정질 실리콘을 증착 후 저온 어닐링을 통해 보다 큰 grain 크기를 가지는 active 영역을 형성하는 것이 소자의 SS(Subthreshold Swing), DIBL(Drain Induced Barrier Lowering), 그리고 on-current의 성능 향상을 가져온다는 것을 확인 할 수 있었다. 또한 이를 바탕으로 SONOS 플래시 메모리를 제작하였으며 그 특성을 분석했다. 게이트로부터 전자의 back tunneling 현상을 억제함과 동시에 제작한 소자가 원활한 program/erase 동작을 하기 위해서는 O/N/O 두께의 최적화가 필요하다. 따라서 시뮬레이션을 통해 이를 분석하고 O/N/O 두께를 최적화 하여 SONOS 플래시 메모리의 특성을 개선하였다. 제작한 소자는 2.24 V의 threshold voltage($V_{th}$) memory window를 보였으며 메모리 동작을 잘 하는 것을 확인 할 수 있었다.