• 한국산학기술학회논문지
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• 제17권6호
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• pp.239-245
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• 2016

본 논문에서는 스마트기기의 배터리를 전원으로 갖는 12 V 승압형 PWM 변환기를 설계하고 컨버터를 구성하는 각 소자들의 손실을 계산하여 가장 안정적인 동작을 하는 설계 값을 도출하였다. 12 V 승압형 PWM 변환기는 저항, 커패시터 및 인덕터 등의 여러 수동소자를 비롯하여, 다이오드, 전력 스위치용 파워 MOS 트랜지스터와 PWM 신호제어를 위한 IC를 사용하여 구현하였다. 컨버터를 구성하는 주요 소자들의 이론적인 계산 값과 회로설계 해석프로그램인 PSPICE를 사용한 시뮬레이션 결과를 비교하고 각 소자 값들을 변화시키며 결과 파형을 분석한다. 분석한 컨버터를 실제 PCB 보드에 구성하고 디지털 오실로스코프와 DMM 멀티미터를 사용하여 측정하였고, SPICE 시뮬레이션을 통해 얻은 결과 값과 비교하였다. 설계한 컨버터에서 사용한 제어용 IC 칩은 TI(텍사스 인스트루먼트) 사의 LM3481을 사용하여 설계를 구현하였고, 5V 입력, 12V의 출력 값을 가지는 것을 확인하였다. 모의실험과 동일한 조건에서 출력전압, 리플전압 및 부하, 입력전압 변도율 등의 특성에 대한 측정결과는 SPICE 시뮬레이션 결과와 일치하는 것을 확인하였다.

• 전기화학회지
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• 제5권1호
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• pp.21-26
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• 2002

비정질 루테늄 산화물을 사용한 수퍼캐패시터를 개발하였다. 삼염화루테늄 수화물$(RuCl_3{\cdot}xH_2O)$로부터 제조한 비정질의 이산화루테늄 수화물$(RuO_2{\cdot}nH_2O)$을 사용하여 수퍼캐패시터 전극을 제조하였다. 집전체로는 티타늄 및 STS 304박막에 비해 보다 넓은 전위창을 가지는 탄탈륨 박막을 사용하였다. 제조한 전극과 4.8M 황산 전해액을 사용하여 수퍼캐패시터를 제조하였다. 전극의 비정전용량은 순환전위전류분석에서 미분 최대 값으로 산화 및 환원 과정 각각 710 및 $645\;F/g-RuO_2{\cdot}nH_2O$이었으며, 평균값은 $521\;F/g-RuO_2{\cdot}nH_2O$으로 나타났다. 수퍼캐패시터를 포화카로멜기준전극에 대하여 0.5 V로 protonation level을 조정하고, 충방전 시험한 바, $151\;F/g-RuO_2{\cdot}nH_2O$의 비정전용량을 나타내었다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.27-35
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• 2008

본 논문에서는 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 Software Defined Radio (SDR) 시스템 응용을 위한 14비트 150MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 고해상도를 얻기 위한 특별한 보정 기법을 사용하지 않는 4단 파이프라인 구조로 설계하였고, 각 단의 샘플링 커패시턴스와 증폭기의 입력 트랜스컨덕턴스에 각각 최적화된 스케일링 계수를 적용하여 요구되는 열잡음 성능 및 속도를 만족하는 동시에 소모되는 전력을 최소화하였다. 또한, 소자 부정합에 의한 영향을 줄이면서 14비트 이상의 해상도를 얻기 위해 MDAC의 커패시터 열에는 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 제안하였으며, 온도 및 전원 전압에 독립적인 기준 전류 및 전압 발생기를 온-칩 RC 필터와 함께 칩 내부에 집적하고 칩 외부에 C 필터를 추가로 사용하여 스위칭 잡음에 의한 영향을 최소화하였고, 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 최대 0.81LSB, 2.83LSB의 수준을 보이며, 동적 성능은 120MS/s와 150MS/s의 동작 속도에서 각각 최대 64dB, 61dB의 SNDR과 71dB, 70dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $2.0mm^2$ 이며 전력 소모는 1.2V 전원 전압에서 140mW이다.

• 대한전자공학회논문지TC
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• 제43권10호
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• pp.90-97
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• 2006

본 논문에서는 cascode 구조에 shunt peaking 기술을 접목시킨 밀리미터파 광대역 amplifier를 설계 및 제작하였다. 밀리미터파 광대역 cascode amplifier의 설계 및 제작을 위해서 $0.1{\mu}m\;{\Gamma}-gate$ GaAs PHEMT와 CPW 및 passive library를 개발하였다. 제작된 PHEMT는 최대 전달 컨덕턴스는 346.3 mS/mm, 전류이득 차단 주파수 ($f_T$)는 113 GHz, 그리고 최대공진 주파수($f_{max}$)는 180 GHz의 특성을 갖고 있다. 설계된 cascode amplifier는 회로의 발진을 막기 위해서 저항과 캐패시터를 common-rate 소자의 드레인에 병렬로 연결하였다. 대역폭의 확장 및 gain의 평탄화를 위해 바이어스 단들에 short stub 및 common-source 소자와 common-gate 소자 사이에 보상 전송선로를 삽입하고 최적화하였으며, 입출력 단은 광대역 특성을 갖는 정합회로로 설계하였다. 제작된 cascode amplifier의 측정결과, cascode 구조에 shunt peaking 기술을 접목시킴으로써 대역폭을 확장 및 gain을 평탄화 시킬 수 있다는 것을 확인하였다. 3 dB 대역폭은 34.5 GHz ($19{\sim}53.5GHz$)로 광대역 특성을 얻었으며, 3 dB대역 내에서 평균 6.5 dB의 $S_{21}$ 이득 특성을 나타내었다.

• 전자공학회논문지
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• 제52권2호
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• pp.89-96
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• 2015

본 논문에서는 휴대용 기기를 위한 고효율 삼중 모드 부스트 변환기를 나타낸다. 제안하는 부스트 변환기는 펄스폭변조 방식를 사용하며 부하 전류에 따라 펄스 스키핑 모드 (Pulse Skipping Mode, PSM), 불연속 전류 모드(Discontinuous Conduction Mode, DCM) 및 연속 전류 모드 (Continuous Conduction Mode, CCM)의 세 가지 동작 모드를 갖는 것을 특징으로 한다. 또한, 전류 불연속 모드에서 역 전류 흐름 및 인덕터의 공진에 의한 발진 현상을 효과적으로 방지하기 위해 발진 억제기 (Ringing suppressor)를 적용하여 효율을 극대화 시켰다. 제안하는 부스트 변환기는 동부 $0.18{\mu}m$ BCD 공정을 사용하여 구현되었다. 단일 셀 리튬-이온 배터리로부터 2.5V-4.2V의 가변 입력전압을 받아서 4.8V의 고정 전압을 출력하며 최대 300mA의 부하전류를 공급할 수 있다. 이 때 최대 리플 전압은 3.1mV이며, 연속 전류 모드에서 92%, 불연속 전류 모드에서 87% 이상의 높은 효율을 나타낸다. 또한, 펄스 스키핑 모드를 통해 적은 부하전류 조건하에서도 60% 이상의 효율을 가지며 모드 변경 구간에서의 효율 감소가 최소화되는 것을 특징으로 한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.2
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• pp.851-856
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• 2003

We have investigated the material and electrical properties of $Bi_{4-x}La_xTi_3O_{12}$ (BLT) ferroelectric thin film for ferroelectric nonvolatile memory applications of capacitor type and single transistor type. The 120nm thick BLT films were deposited on $Pt/Ti/SiO_2/Si$ and $SiO_2/Nitride/SiO_2$ (ONO) substrates by the sol-gel spin coating method and were annealed at $700^{\circ}C$. It was observed that the crystallographic orientation of BLT thin films were strongly affected by the excess Bi content and the intermediate rapid thermal annealing (RTA) treatment conditions regardeless of two type substrates. However, the surface microstructure and roughness of BLT films showed dependence of two different type substrates with orientation of (111) plane and amorphous phase. As increase excess Bi content, the crystallographic orientation of the BLT films varied drastically in BLT films and exhibited well-crystallized phase. Also, the conversion of crystallographic orientation at intermediate RTA temperature of above $450^{\circ}C$ started to be observed in BLT thin films with above excess 6.5% Bi content and the rms roughness of films is decreased. We found that the electrical properties of BLT films such as the P-V hysteresis loop and leakage current were effectively modulated by the crystallographic orientations change of thin films.

• 전자공학회논문지
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• 제51권10호
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• pp.57-63
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• 2014

본 논문은 전력소모와 면적을 줄인 지연된 피드-포워드 경로를 갖는 3차 SDM 구조를 제안하였다. 제안한 SDM은 기존의 적분기 2개로 구현된 3차 SDM(Sigma-Delta Modulator) 구조를 개선하였다. 제안된 구조에서는 기존 구조의 둘째 단에 지연된 피드-포워드 경로를 삽입함으로써 첫째 단의 계수 값을 2배로 증가시킬 수 있어 기존구조에 비하여 첫째 단 적분기 커패시터($C_I$)를 1/2로 감소시킬 수 있다. 그러므로 첫째 단 적분기의 부하 커패시턴스가 1/2로 작아지기 때문에 첫째 단 연산증폭기의 출력전류는 51%, 첫째 단의 커패시터 면적은 48% 감소되어 제안한 구조는 전력과 면적을 최적화 할 수 있다. 본 논문에서 제안한 구조를 이용하여 설계된 3차 SC SDM은 $0.18{\mu}m$ CMOS 공정에서 공급전압 1.8V, 입력신호 1Vpp/1KHz, 신호대역폭 24KHz, 샘플링 주파수 2.8224MHz 조건으로 시뮬레이션 하였다. 그 결과 SNR(Signal to Noise Ratio) 88.9dB, ENOB(Effective Number of Bits) 14비트이고 SDM의 전체 전력소모는 $180{\mu}W$이다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.12-18
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• 2008

본 연구는 PC(polycarbonate) 기판 위에 소스(source)/드레인(drain) 전극으로 Ag 페이스트를 스크린 인쇄하여 OTFT(organic thin film transistor)를 제작하였다. 또한 이렇게 제작된 OTFT를 적용하여 OTFT-OLED(organic light emitting diode) 어레이를 제작하였으며 OTFT의 소스 및 드레인 전극과 더불어 데이터 배선전극을 Ag 페이스트를 이용하여 형성하였다. Ag 페이스트는 스크린 마스크의 mesh에 따라 325 mesh용과 500 mesh용을 사용하였으며, 325 mesh용 페이스트는 선폭 60 ${\mu}m$, 500 mesh용 페이스트는 선폭 40 ${\mu}m$까지 인쇄가 가능하였다. 그리고 면저항은 각각 $60m{\Omega}/\square,\;133.1m{\Omega}/\square$이었다. 제작된 OTFT의 성능은 이동도가 자각 0.35 $cm^2/V{\cdot}sec$와 0.12 $cm^2/V{\cdot}sec$, 문턱전압 -4.7 V와 0.9 V이었으며, 전류 점멸비는 ${\sim}10^5$이었다. OTFT-OLED 어레이는 인쇄성이 우수한 500 mesh용 Ag 페이스트를 사용하였으며 OTFT의 채널길이를 50 ${\mu}m$로 설계하여 제작하였다. OTFT-OLED 어레이의 화소는 2개의 OTFT, 1개의 캐패시터 그리고 1개의 OLED로 구성하였고, 크기는 $2mm{\times}2mm$이며, 해상도는 $16{\times}16$ 이다. 제작된 어레이는 일부 불량 화소를 포함하고 있지만 능동형 모드로 동작함을 확인할 수 있었다.

• 한국진공학회지
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• 제2권2호
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• pp.246-254
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• 1993

DRAM 커패시터에서 축정용량을 증대시키기 위한 기초연구로서 2가지 방법을 시도하였다. 첫째로, 커패시터의 유효 표면적을 증대시키기 위해 HSG(hemispherical grain)와 rugged 형태의 표면형상을 갖는 폴리실리콘 전극을 저압 화학기상증착법을 이용하여 제잘하였다. 그 결과 기존의 평평한 폴리실리콘 전극에 비하여 유효면적이 증대된 폴리실리콘 전극이 형성되었다. 둘째로, 고유 전상수를 갖는 $Ta_2O_5$ 박막을 각각의 전극에 플라즈마 화학기상증착법으로 증착시키고 후열처리한 후 전기적 특성변화를 조사하였다. MIS(metal-insulator-semiconductor) 구조의 커패시터를 제작하여 전기적 특성을 측정한 결과, HSG와 rugged 형상의 표면을 갖는 전극에서 기존의 평평한 표면을 갖는 전극에 비하여 축전용량은 1.2~1.5배까지 증대하였으나, 주설전류는 표면적의 증가에 따라 함께 증가함을 보였다. TDDB 특성에서도 HSG와 rugged 형상의 표면을 갖는 전극들이 평평한 표면형상에 비하여 더 열화되었음을 보여주었다. 이상과 같은 결과는 $Ta_2O_5$ 유전박막을 이용한 차세대 DRAB 커패시터 연구에 기초자료로 이용될 수 있을 것으로 본다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.60-68
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• 2008

본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.