• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.777-780
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• 2005

모바일 오디오 적용을 위한 저전력 ${\Sigma}{\Delta}$ Modulator 에 대한 설계와 layout 을 보였다. 전체 구조는 3 차 단일 피드백 루프이며, 해상도는 16bit 을 갖는다. 샘플링 주파수에 따른 Over-sampling Ratio 는 128(46kHz) 또는 64(96kHz) 가 되도록 하였다. 차동 구조를 사용한 3 차 ${\Sigma}{\Delta}$ modulator 내의 적분기에 사용된 Op-Amp 는 DC-Gain 을 높이기 위해서 Gain-boosting 기법이 적용되었다. ${\Sigma}{\Delta}$ modulator 의 기준 전압은 전류 모드 Band-Gap Reference 회로에서 공급이 되며, PVT(Process, Voltage, Temperature) 변화에 따른 기준 전압의 편차를 보정하기 위하여, binary 3bit 으로 선택하도록 하였다. DAC 에서 사용되는 단위 커패시터의 mismatch 에 의한 성능 감소를 막기 위해, DAC 신호의 경로를 임의적으로 바꿔주는 scrambler 회로를 이용하였다. 4bit Quantizer 내부의 비교기 회로는 고해상도를 갖도록 설계하였고, 16bit thermometer code 에서 4bit binary code 변환시 발생하는 에러를 줄이기 위해 thermometer-to-gray, gray-to-binary 인코딩 방법을 적용하였다. 0.18um CMOS standard logic 공정 내 thick oxide transistor(3.3V supply) 공정을 이용하였다. 입력 전압 범위는 2.2Vp-p,diff. 이며, Typical process, 3.3V supply, 50' C 시뮬레이션 조건에서 2Vpp,diff. 20kHz sine wave 를 입력으로 할 때 SNR 110dB, THD 는 -95dB 이상의 성능을 보였고, 전류 소모는 6.67mA 이다. 또한 전체 layout 크기는 가로 1100um, 세로 840um 이다.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.311-323
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• 1997

본 논문에서는 게이트 레벌 소자와 스위치 레벨 소자가 함께 사용한 혼합형 조합 회로에서의 고착 고장(stuck-at fault) 검출을 위한 고장 시뮬레이션에 대하여 기술 한다. 실용적인 혼합형 회로의 고장 검출용으로 사용하기 위하여 게이트 레벨 및 정 적 스위치 레벨 회로는 물론 동적 스위치 레벨의 회로들도 처리할 수 있도록 한다. 또한, wired 논리 소자에서의 다중 신호 충돌 현상을 해결하기 위하여 새로운 6치 논 리값과 연산 규칙을 정의하여 신호 세기의 정보와 함께 사용한다. 고장 시뮬레이션의 기본 알고리즘으로는 게이트 레벨 조합 회로에서 주로 사용되는 병렬 패턴 단일 고장 전달(PPSFP:parallel pattern single fault propagation) 기법을 스위치 레벨 소자에 확장 적용한다. 마지막으로 스위치 레벨 소자로 구현된 ISCAS85 벤치 마크 회로와 실 제 혼합형 설계 회로에 대한 실험 결과를 통하여 본 연구에서 개발된 시스템의 효율 성을 입증한다.

• 전자공학회논문지SC
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• 제37권2호
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• pp.29-36
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• 2000

본 논문에서는 트랜지스터 동작영역에 독립적인 일정 트랜스컨덕턴스 rail-to-tail 입력회로 및 AB-급 출력회로를 갖는 2단 연산증폭기를 제시한다. rail-to-rail 입력회로는 추가 NMOS 및 PMOS 차동 입력단 구조를 사용하여, 전체 동상 입력 전압에서 항상 일정한 트랜스컨덕턴스를 갖도록 하였다. 이러한 입력단 회로는 기존 MOS의 정확한 전류-전압 관계식을 사용하지 않고, 트랜지스터의 동작영역에서, 즉 강 반전 및 약 반전, 독립적인 새로운 광역 선형 전류관계를 제안한다. 본 논문에서 제안한 입력단 회로를 SPICE를 사용하여 모의실험 결과, 전체 동상 입력 전압에 대해서 4.3%의 변화율이 나타남을 검증하였다. AB-급 출력단 회로는 공급 전압원에 독립적인 일정한 동작 전류값을 갖고, 출력 전압은 Vss+0.1에서 Vdd-0.15까지 구동하는 전압 특성을 나타내었다. 또한 출력단은 AB-급 궤환 제어 방식을 사용하여 저전압에서 동작 할 수 있다. 전체 연산 증폭기의 단일-이득 주파수 및 DC 전압이득 변화율은 각각 4.2% 및 12%로 나타냈다.

• 전자공학회논문지
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• 제52권2호
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• pp.112-118
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• 2015

기존의 동기방식의 회로는 나노미터 영역에서의 공정, 전압, 온도 변이 (PVT variation), 그리고 노화의 영향으로 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라 올바른 동작을 보장할 수도 없다. 따라서 본 논문에서는 여러 가지 변이에 영향을 받지 않는 비동기회로 설계 방식 중에서 타이밍 분석이 요구되지 않고, 설계가 간단한 DI(delay insentive) 방식의 NCL (Null Convention Logic) 설계 방식을 이용하여 디지털 시스템을 설계하고자 한다. 기존의 NCL 게이트들의 회로 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점을 가지고 있기 때문에 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하고자 한다. 제안된 NCL 게이트들은 동부 0.11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트 들과 비교되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권1호
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• pp.66-79
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• 2008

Several oxides have recently been reported to have resistance-switching characteristics for nonvolatile memory (NVM) applications. Both binary and ternary oxides demonstrated great potential as resistive-switching memory elements. However, the switching mechanisms have not yet been clearly understood, and the uniformity and reproducibility of devices have not been sufficient for gigabit-NVM applications. The primary requirements for oxides in memory applications are scalability, fast switching speed, good memory retention, a reasonable resistive window, and constant working voltage. In this paper, we discuss several materials that are resistive-switching elements and also focus on their switching mechanisms. We evaluated non-stoichiometric polycrystalline oxides ($Nb_2O_5$, and $ZrO_x$) and subsequently the resistive switching of $Cu_xO$ and heavily Cu-doped $MoO_x$ film for their compatibility with modem transistor-process cycles. Single-crystalline Nb-doped $SrTiO_3$ (NbSTO) was also investigated, and we found a Pt/single-crystal NbSTO Schottky junction had excellent memory characteristics. Epitaxial NbSTO film was grown on an Si substrate using conducting TiN as a buffer layer to introduce single-crystal NbSTO into the CMOS process and preserve its excellent electrical characteristics.

• 한국전자파학회논문지
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• 제19권3호
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• pp.311-320
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• 2008

본 논문에서는 종래의 접지된 능동 인덕터 구조와 궤환 가변 LC-공진기를 이용한 새로운 가변 능동 인덕터를 제안하였다. 접지된 능동 인덕터는 자이레이터-C 구조로 구현되며, 가변 LC-공진기는 낮은 Q 지수를 갖는 나선 인덕터와 바렉터로 이루어진다. 가변 LC-공진기는 트랜지스터의 기생 커패시턴스에 의한 Q 지수의 감소를 보상하며, LC-공진기의 공진 주파수 조절에 의해 높은 Q 지수를 갖는 주파수 대역을 가변할 수 있다. 매그나칩 $0.18{\mu}m$ 공정을 이용하여 제작된 가변 능동 인덕터는 $4.66{\sim}5.45GHz$ 대역에서 바랙터 제어 전압 조정에 의해 높은 Q 지수를 갖는 주파수를 조정할 수 있으며, 동자 대역에서 50 이상의 Q 지수를 제공한다. 또한, 바렉터 제어전압 조정으로 5.1 GHz에서 $4.12{\sim}5.97nH$의 가변 인덕턴스 값을 얻을 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
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• pp.66-66
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• 1999

최근 들어 다결정 SiGe은 MOS(Metal-Oxide-Semiconductor)에서 기존에 사용되던 다결정 Si 공정과의 호환성 및 여러 장점으로 인하여 다결정 Si 대안으로 많은 연구가 진행되고 있다. 고농도로 도핑된 P type의 다결정 SiGe은 Ge의 함량에 따른 일함수의 조절과 낮은 비저항으로 submicrometer CMOS 공정에서 게이트 전극으로 이용하려는 연구가 진행되고 있으며, 55$0^{\circ}C$ 이하의 낮은 온도에서도 증착이 가능하고, 도펀트의 활성화도가 높아서 TFT(Thin Film Transistor)에서도 유용한 재료로 검토되고 있다. 현재까지 다결정 SiGe의 증착은 MBE, APCVD, RECVD. HV/LPCVD 등 다양한 방법으로 이루어지고 있다. 이중 HV/LPCVD 방법을 이용한 증착은 반도체 공정에서 게이트 전극, 유전체, 금속화 공정 등 다양한 공정에서 사용되고 있는 방법으로 현재 사용되고 있는 반도체 공정과의 호환성의 장점으로 다결정 SiGe 게이트 전극의 증착 공정에 적합하다고 할 수 있다. 본 연구에서는 HV/LPCVD 방법을 이용하여 게이트 전극으로의 활용을 위한 다결정 SiGe의 증착 메카니즘을 분석하고 Ex-situ implantation 후 열처리에 따라 나타나는 활성화 정도를 분석하였다. 도펀트를 첨가하지 않은 다결정 SiGe을 주성엔지니어링의 EUREKA 2000 장비를 이용하여, 1000$\AA$의 열산화막이 덮혀있는 8 in 웨이퍼에 증착하였다. 증착 온도는 55$0^{\circ}C$에서 6$25^{\circ}C$까지 변화를 주었으며, 증착압력은 1mtorr-4mtorr로 유지하였다. 낮은 증착압력으로 인한 증착속도의 감소를 방지하기 위하여 Si source로서 Si2H6를 사용하였으며, Ge의 Source는 수소로 희석된 10% GeH4와 100% GeH4를 사용하였다. 증착된 다결정 SiGe의 Ge 함량은 RBS, XPS로 분석하였으며, 증착된 박막의 두께는 Nanospec과 SEM으로 관찰하였다. 또한 Ge 함량 변화에 따른 morphology 관찰과 변화 관찰을 위하여 AFM, SEM, XRD를 이용하였으며, 이온주입후 열처리 온도에 따른 활성화 정도의 관찰을 위하여 4-point probe와 Hall measurement를 이용하였다. 증착된 다결정 SiGe의 두게를 nanospec과 SEM으로 분석한 결과 Gem이 함량이 적을 때는 높은 온도에서의 증착이 더 빠른 증착속도를 나타내었지만, Ge의 함량이 30% 되었을 때는 온도에 관계없이 일정한 것으로 나타났다. XRD 분석을 한 결과 Peak의 위치가 순수한 Si과 순수한 Ge 사이에 존재하는 것으로 나타났으며, ge 함량이 많아짐에 따라 순수한 Ge쪽으로 옮겨가는 경향을 보였다. SEM, ASFM으로 증착한 다결정 SiGe의 morphology 관찰결과 Ge 함량이 높은 박막의 입계가 다결정 Si의 입계에 비해 훨씬 큰 것으로 나타났으며 근 값도 증가하는 것으로 나타났다.

• 한국전자통신학회논문지
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• 제11권7호
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• pp.665-670
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• 2016

본 논문에서는 IoT(Internet of Things) 시스템의 기본 구성이 되는 센서 네트워크에 사용될 수 있는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 Sub-threshold 동작을 이용하는 OP-AMP(Operational amplifier) 설계를 제안한다. MOSFET의 Sub-threshold 동작은 전원전압을 낮추는 효과로 회로 시스템을 초저전력으로 유도할 수 있는 특징이 있기 때문에 배터리를 사용하는 IoT의 센서 네트워크 시스템의 초저전력화에 매우 유용한 회로설계 기술이라고 할 수 있다. $0.35{\mu}m$ 공정을 이용한 시뮬레이션 결과, VDD를 0.6 V로 설계할 수 있었으며, OP-AMP 의 Open-loop Gain은 43 dB, 또한 설계한 OP-AMP의 소비전력은 $1.3{\mu}W$가 계산되었다. 또한, Active Layout 면적은 $64{\mu}m{\times}105{\mu}m$이다. 제안한 OP-AMP는 IoT의 저전력 센서 네트워크에 다양한 응용이 가능할 것으로 기대된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.447-447
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• 2012

최근 생물전자공학에서 의료 산업 환경 등 많은 분야에 응용 가능한 바이오센서의 연구가 활발해지고 있다. 그 중 의료 분야에서, 수소이온 ($H^+$)의 농도 감지는 인간의 질병을 예측하는데 중요한 지표가 되며 이러한 수소이온 ($H^+$) 농도의 변화를 실시간으로 감지하기 위해 반도체를 기반으로 한 다양한 pH 센서가 제안되었다. Ion sensitive field effect transistor (ISFET), electrolyte-insulator-semiconductor (EIS)는 대표적인 반도체 pH센서로, 작은 소자 크기, 견고한 구조, 빠른 응답속도와 CMOS 공정과의 호환성이 좋다는 장점이 있다. 특히, EIS는 제조공정이 간단하고 감지막의 감지 특성 평가가 용이하기 때문에 지속적으로 연구되고 있는 pH 센서이다. 센서의 감지 특성을 평가함에 있어 감지막의 감지감도와 안정성이 우수해야 하며 이를 위해 high-k 물질이 감지막으로 사용되고 있다. 추가적으로 high-k 물질은 기존의 $SiO_2$와 $Si_3N_4$를 대신하여 높은 유전상수로 인한 고성능, 고감도 센서제작을 가능케 한다. 본 연구에서는, high-k 물질인 $HfO_2$, $Ta_2O_5$, $ZrO_2$, $Al_2O_3$를 각각 $SiO_2$ 완충막에 적층한 이단 감지막을 제작하였고, 그 특성을 기존의 $SiO_2$, $Si_3N_4$ 감지막의 감지특성과 비교하였다. pH 감지 특성을 평가해 본 결과, 기존의 $SiO_2$, $Si_3N_4$ 감지막과 비교했을 때 high-k 물질의 감지막을 갖는 EIS pH 센서에서 감지감도와 안정성 모두 우수하게 나타났다. 특히, high-k 물질 중 $HfO_2$에서 감지감도가 다소 크게 평가되었으나, 화학적 용액에 대한 안정성은 떨어졌다. 반면에 $Al_2O_3$과 $Ta_2O_5$은 화학용액에 대한 안정성 측면에서 최적의 특성을 보임을 확인하였다. 결론적으로, high-k 물질에 대한 전반적인 평가를 통하여 높은 pH 감지감도뿐만 아니라 우수한 안정성의 EIS pH 센서를 제작 할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.238-238
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• 2011

Ion sensitive field effect transistor (ISFET)는 용액의 이온 농도를 측정하는 반도체 센서로, 1970년 Bergveld에 의해 처음으로 제안되었다. ISFET가 제안된 이래로, 제조공정이 간단하고 감지막의 감지 특성 평가가 용이한 electrolyte-insulator-semiconductor (EIS) pH센서 또한 지속적으로 연구되었다. EIS pH센서는 작은 소자 크기, 견고한 구조, 빠른 응답속도와 CMOS공정과의 호환성이 좋다는 장점이 있다. EIS 또는 ISFET 센서를 이용하여 생물학적 요소의 신호 감지 특성을 평가함에 있어 소자의 signal to noise 비율이 우수해야 한다. EIS pH센서의 높은 signal to noise 비율을 얻기 위해, 소자의 표면적을 증가시키거나 감지막으로 유전상수가 높은 물질을 사용하여 출력 특성을 향상시켜야 한다. 본 연구에서는 trench구조와 SiO2/HfO2/Al2O3 (OHA) 적층 감지막을 갖는 EIS pH센서를 제작하여 출력 특성을 증가시키는 실험을 실시하였다. 120 nm, 380 nm, 780 nm의 다양한 깊이를 가진 trench를 형성하였으며, trench 깊이에 따른 출력특성을 비교하였다. 또한, 제작된 EIS 소자의 pH감지 특성을 분석하였다. 제작된 EIS소자의 감지막 중 SiO2는 Si와 high-k물질의 계면 상태를 보완하기 위한 완충막으로 성장되었고, HfO2는 높은 유전상수를 가지고 있어 signal to noise 비율을 향상시키는 물질로 증착되었다. 최종적으로 Al2O3는 pH용액과의 화학적 손상을 막기 위한 물질로 증착되었다. 실험 결과, trench 깊이가 깊어질수록 출력값이 증가하였고 이는 signal to noise 비율이 향상되는 것을 의미한다. 결론적으로 trench 형성을 통한 표면적 증가와 high-k물질을 적층한 감지막으로 인해 높은 출력 특성을 갖는 우수한 EIS 바이오센서를 제작할 수 있었다.