• 한국광학회:학술대회논문집
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• 한국광학회 2001년도 제12회 정기총회 및 01년도 동계학술발표회
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• pp.180-181
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• 2001

이 논문은 채널당 1Gbps로 동작하는 10채널 광 수신기를 0.25$mu extrm{m}$ CMOS공정을 이용하여 설계한 것이다. 광 수신기는 크게 2부분으로 나눠지는데 첫 번째 부분은 입력된 전류 신호를 전압 신호로 변환시켜주는 역할을 하는 트랜스임피던스 전치증폭기이고, 다음 부분은 원하는 디지털 레벨로 풀스윙 할 수 있도록 하는 후치증폭기이다. 전치증폭기의 출력 전압은 스윙폭에 무관하게 그 다음 단에서 적당한 디지털 레벨 데이터로 변환되어야한다. (중략)

• Journal of Positioning, Navigation, and Timing
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• 제4권3호
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• pp.115-122
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• 2015

Global Positioning System (GPS) is used in various fields such as communications systems, transportation systems, e-commerce, power plant systems, and up to various military weapons systems recently. However, GPS receiver is vulnerable to jamming signals as the GPS signals come from the satellites located at approximately 20,000 km above the earth. For this reason, various anti-jamming techniques have been developed for military application systems especially and it is also required for commercial application systems nowadays. In this paper, we proposed a dual-channel Global Navigation Satellite System (GNSS) RF ASIC for digital pre-correlation anti-jam technique. It not only covers all GNSS frequency bands, but is integrated low-gain/attenuation mode in low-noise amplifier (LNA) without influencing in/out matching and 14-bit analogdigital converter (ADC) to have a high dynamic range. With the aid of digital processing, jamming to signal ratio is improved to 77 dB from 42 dB with proposed receiver. RF ASIC for anti-jam is fabricated on a 0.18-μm complementary metal-oxide semiconductor (CMOS) technology and consumes 1.16 W with 2.1 V (low-dropout; LDO) power supply. And the performance is evaluated by a kind of test hardware using the designed RF ASIC.

• Journal of Electrical Engineering and Technology
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• 제7권1호
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• pp.81-85
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• 2012

This paper presents a wideband and low-noise direct conversion front-end receiver supporting VHF and UHFbands simultaneously. The receiver iscomposed of a low-noise amplifier (LNA), a down conversion quadrature mixer, and a frequency divider by 2. The cascode configuration with the resistor feedback is exploited in the LNA to achieve a wide operating bandwidth. Four gainstep modesare employed using a switched resistor bank and a capacitor bank in the signal path to cope with wide dynamic input power range. The verticalbipolar junction transistors are used as the switching elements in the mixer to reduce 1/f noise corner frequency. The proposed front-end receiver fabricated in 0.18 ${\mu}m$ CMOS technology shows very low minimum noise figureof 1.8 dB and third order input intercept pointof -12dBm inthe high-gain mode of 26.5 dBmeasured at 500 MHz.The proposed receiverconsumeslow current of 20 mA from a 1.8 V power supply.

• ETRI Journal
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• 제42권6호
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• pp.943-950
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• 2020

We propose 8.2-GHz band radar RFICs for an 8 × 8 phased-array frequency-modulated continuous-wave receiver developed using 65-nm CMOS technology. This receiver panel is constructed using a multichip solution comprising fabricated 2 × 2 low-noise amplifier phase-shifter (LNA-PS) chips and a 4ch RX front-end chip. The LNA-PS chip has a novel phase-shifter circuit for low-voltage operation, novel active single-to-differential/differential-to-single circuits, and a current-mode combiner to utilize a small area. The LNA-PS chip shows a power gain range of 5 dB to 20 dB per channel with gain control and a single-channel NF of 6.4 dB at maximum gain. The measured result of the chip shows 6-bit phase states with a 0.35° RMS phase error. The input P1 dB of the chip is approximately -27.5 dBm at high gain and is enough to cover the highest input power from the TX-to-RX leakage in the radar system. The gain range of the 4ch RX front-end chip is 9 dB to 30 dB per channel. The LNA-PS chip consumes 82 mA, and the 4ch RX front-end chip consumes 97 mA from a 1.2 V supply voltage. The chip sizes of the 2 × 2 LNA-PS and the 4ch RX front end are 2.39 mm × 1.3 mm and 2.42 mm × 1.62 mm, respectively.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.154-158
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• 2005

In this paper, we design optical receiver composed of CDR(clock and data recovery), SA(sense amp), TIA(transimpe dence amplifier), and decision circuit. The optical receiver can be classified to two main block, one is Deserializer composed of CDR and SA, another is PD receiver composed of preamplifier(샴), peak detector, etc. In this paper, we propose CDR using delayed data topology that could improve defects of existing CDR. The optical receiver that is proposed in this paper has the role of translation a 1.25 Gb/s optical signal to $10{\times}125 Mb/s$ array electric signals. This optical receiver is verified by simulator(hspice) using 0.35 um CMOS technology.

• 한국산업정보학회논문지
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• 제19권4호
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• pp.17-24
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• 2014

본 논문에서 2개의 다른 특성을 갖는 FM 안테나들을 사용할 수 있도록 자동 변환 매칭 네트워크를 갖는 CMOS FM 수신기 프론트엔드 구조를 제안하였고 이를 65nm CMOS 공정을 이용하여 설계하였다. 제안된 FM 수신기는 높은 주파수 선택 특성을 갖는 임베디드 안테나를 사용 시 FM 전체 주파수 밴드에서 일정한 수신감도를 유지하기 위해서 저 잡음 증폭기의 입력 매칭 회로의 공진 주파수를 채널 주파수에 따라 가변이 가능하도록 구현하였다. 구현된 FM 프론트엔드의 시뮬레이션 결과는 약 38dB 전압이득, 2.5dB 이하의 잡음 지수 특성, -15.5dBm의 IIP3 선형성 특성을 보이고 1.8V 전원에 3.5mA 전류를 소모한다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.111-117
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• 2006

다중모드/다중대역 무선 통신 수신기에 사용할 수 있는 재구성 가능한 CMOS 저잡음 증폭기를 개발하였다. 입력단에 common-gate 트랜지스터 회로를 사용함으로써 출력단의 impedance 만을 조절하면 여러 주파수 대역에서 최적의 특성을 갖도록 하였다 통상적인 common-gate 형태의 저잡음 증폭기는 3dB 이상의 높은 잡음 지수를 갖는데, 부귀환 회로를 사용하여 2dB 이하의 잡음 지수를 갖도록 하였다. 무선 수신기의 선형성 특성을 최적화할 수 있도록 저잡음 증폭기의 전압 이득을 조절 할 수 있도록 하였다. 0.13mm CMOS 공정을 이용하여 개발하였으며 $1.8{\sim}2.5GHz$ 대역에서 전압 이득은 $19{\sim}20dB$, 잡음 지수는 $1.7{\sim}2.0dB$, third-order input intercept point (IIP3)는 -2dBm이다. 1.2V의 공급 전압에서 7mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.22-26
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• 2012

본 논문에서는 0.18um CMOS(1P4M) 공정을 이용하여 HDMI용 액티브 광케이블에 적합한 채널당 2.5-Gb/s의 동작 속도를 갖는 광 수신기를 구현하였다. 광 수신기는 차동 증폭구조를 가지는 트랜스임피던스 증폭기, 5개의 증폭단을 갖는 리미팅 증폭기, 출력 버퍼단으로 구성된다. 트랜스임피던스 증폭기는 피드백 저항을 가진 인버터 입력구조로 구현함으로써 낮은 잡음지수와 작은 전력소모를 갖도록 설계하였다. 연이은 차동구조 증폭기 및 출력 버퍼단을 통해 전체 전압이득을 증가하였고, 리미팅 증폭단과의 연동을 용이하게 했다. 리미팅 증폭기는 다섯 단의 증폭단과 출력 버퍼단, 옵셋 제거 회로단으로 이루어져 있다. 시뮬레이션 결과, 제안한 광 수신기는 $91dB{\Omega}$ 트랜스임피던스 이득, 1.55 GHz 대역폭(입력단 0.32 pF의 포토다이오드 커패시턴스 포함), 16 pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, 및 -21.6 dBm 민감도 ($10^{-12}$ BER)를 갖는다. 또한, DC 시뮬레이션 결과, 1.8-V의 전원전압에서 총 40 mW의 전력을 소모한다. 제작한 칩은 패드를 포함하여 $1.35{\times}2.46mm^2$의 면적을 갖는다. optical eye-diagram 측정 결과, 2.5-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다.

• Journal of electromagnetic engineering and science
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• 제8권2호
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• pp.76-83
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• 2008

A low power(9 mW) highly-digitized 2.4 GHz receiver for sensor network applications(IEEE 802.15.4 LR-WPAN) is realized by a $0.18{\mu}m$ CMOS process. We adopted a novel receiver architecture adding an intermediate frequency (IF) level detection scheme to a low-power complex fifth-order continuous-time(CT) bandpass L:tl modulator in order to digitalize the receiver. By the continuous-time bandpass architecture, the proposed $\Sigma\Delta$ modulator requires no additional anti-aliasing filter in front of the modulator. Using the IF detector, the achieved dynamic range(DR) of the over-all system is 95 dB at a sampling rate of 64 MHz. This modulator has a bandwidth of 2 MHz centered at 2 MHz. The power consumption of this receiver is 9.0 mW with a 1.8 V power supply.

• 한국전자파학회논문지
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• 제20권8호
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• pp.770-776
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• 2009

본 논문에서는 일반적인 six-port 수신기의 한 구성 성분인 BPSK 수신기와 반사형 위상 천이기를 이용하여 QPSK 신호를 복조하는 방법을 제안, 검증하고자 한다. 기존의 일반적인 곱셈 혼합 방식이나 덧셈 혼합 방식의 I/Q 복조기는 혼합기부터 parallel-to-serial 변환기까지 I/Q 경로가 분리되어 있다. 본 논문에서는 I/Q baseband 신호 경로의 분리가 없는 새로운 I/Q 복조기를 제안한다. 이는 일반적인 수신기에 비하여 baseband 경로의 회로 크기와 전력 소모를 반으로 줄일 수 있는 장점이 있다. 또한, 데이터 복조 후 parallel-to-serial 변환기가 사용될 필요가 없다. 설계된 복조기 모듈은 L-band 반송파 주파수의 데이터 율 20 Mbps까지의 QPSK 변조 신호를 성공적으로 복조하였다.