• 디지털콘텐츠학회 논문지
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• 제5권2호
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• pp.121-127
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• 2004

본 논문은 주파수 선택성 라이시안 페이딩으로 모델링되는 다중경로 페이딩 환경에서 수신되는 직교주파수분할다증 (OFDM : Orthogonal Frequency Division Multiplexing 16 QAM (Quadrature Amplitude Modulation) 신호의 오율 성능을 해석하였다. 주파수 선택성 라이시안 페이딩으로는 라이시안의 심도 (K)를 이용하여 three-path 페이딩 모델을 사용하였으며, 성능 개선을 위하여 BCH 채널 부호화 기법을 채용하였다. 수치 해석에 의해, BCH채널 부호화에 의한 오율 성능의 개선 정도와 에러정정능력에 따른 개선 효과를 확인하였다. 결과적으로 채널 부호화 기법만으로는 무선 멀티미디어 통신에서 요구되는 오율 (10-6 정도)을 얻을 수 없으므로, 새로운 성능 개선 기법을 함께 채용하여야 하겠다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.154-158
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• 2003

본 논문에서는 Rician Fading 환경에서의 BCH부호화 된 DS-CDMA 16 QAM 신호의 선택합성 (SC : Selective Combining) 다이버시티 수신시의 오율 성능을 해석하였다. 첫 번째로 라이시안 페이딩 환경에서의 성능을 해석하고, 두 번째로 선택합성 다이버시티 수신기법을 채용한 경우, 세 번째로 다이버시티와 BCH부호화를 함께 채용하는 경우 성능을 해석하였다. 수치해석 결과 다이버시티와 부호화기법을 함께 채용함으로서 이동 무선데이터 통신채널 환경을 극복할 수 있는 현저한 성능 개선을 보였다.

• 한국산업정보학회논문지
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• 제7권2호
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• pp.1-5
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• 2002

본 논문에서는 무선 ATM환경에서 ATM 셀을 전송할 때 터보부호와 BCH 부호를 이용한 연쇄 부호를 제안하여 비트 오류확률, 셀 손실 확률을 분석하였다. 사용된 연쇄부호는 부호율이 1/2인 터보부호와 오류정정 능력이 5비트와 15비트를 갖는 BCH부호를 이용하였다. 연쇄부호를 사용할 경우 터보코드를 사용 할 때와 비교하여 비트 오류확률이 0.001에서 0.2㏈ 와 0.4㏈ 비트 오류확률 성능향상을 보였다. 또한 셀 손실률이 0.01에서 연쇄부호를 사용할 경우 터보코더를 사용할 때 보다는 0.1㏈ 및 0.2㏈ 개선됨을 보였다.

• 한국정보통신학회논문지
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• 제4권5호
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• pp.1005-1015
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• 2000

본 논문에서는 무선통신로 채널상에 존재하는 가우스 잡음을 포함한 협대역 A급 임펄스 잡음과 나카가미페이딩 환경에서 하이브리드 CDMA MFSK시스템의 성능을 비교 분석하고, 성능 개선 기법으로 MRC 다이버시티 수신 기법과 부호화 기법을 동시에 채용함으로써 고려되어진 시스템의 성능을 개선시켰다. 결과에 의하면 임펄스 지수가 강할수록 또한. 페이딩 지수가 작을수록 하이브리드 CDMA 시스템에서는 성능이 더욱 열화 됨을 알 수 있었고, 성능 개선 기법으로 BCH 부호화 기법을 채용했을 경우 페이딩 지수가 증가할수록 성능개선의 폭이 큼을 알 수 있었다. 페이딩 지수가 작은 열악한 환경에서는 MRC 다이버시티 수신 기법을 채용하였을 경우가 BCH 부호화 기법을 채용하였을 경우 보다 시스템 성능이 우수하였지만, 페이딩 영향이 감소할수록 BCH 부호화 기법을 채용하였을 경우 시스템 성능이 우수함을 알 수 있었다. 또한 반가우시안 분포와 레일리 페이딩 환경에서 각각의 성능 개선 기법을 단독으로 채용하였을 경우, 음성서비스 품질$(10^{-3})$에 도달할 수 없지만, BCH 부호화 기법과 MRC 다이버시티를 동시에 채용함으로써 강한 임펄스 잡음하에서도 24dB 이상에서 음성서비스 기준 오율을 만족하는 성능 개선 효과를 얻을 수 있었고, 페이딩 지수가(m=3) 이상에서는 강한 임펄스 잡음이 부가되어도 22dB에서 $(10^{-3})$을 만족하고 24㏈ 이상에서는 데이터 서비스 기준$(10^{-5})$ 오율을 만족하는 우수한 성능 개선 효과를 보임으로써 다이버시티 가지수와 부호화의 이득에 의한 에러 성능이 향상되었다.

• 전자공학회논문지
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• 제51권5호
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• pp.20-28
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• 2014

본 논문에서는 분산 제어망에서 통신 오류가 발생한 노드를 실시간으로 탐지할 수 있는 기법을 제안한다. 기존의 분산 제어망은 노드 내 오류가 발생하는 지점을 탐지하기 위해, 노드 간 의존성의 영향을 고려해야 하며 이는 전체적인 분산 제어망의 성능 저하의 원인이 될 수 있다. 이를 해결하기 위하여, 본 논문에서 제안된 기법은 각 노드의 손상으로 인해 발생되는 고장노드들을 빠른 시간 내에 탐지하기 위해 단일 Bose-Chaudhuri-Hocquenghem (BCH) 비트를 Cyclic Redundancy Check (CRC) 코드에 삽입하여 기존의 CRC 코드 내 비트와 대체하는 방식을 택한다. 고장 노드 판정의 탐지 정확성을 높이기 위해 고장 가중치 계수를 통한 고장 판단 기법을 제안한다. 제안된 기법의 효용성을 증명하기 위해 MATLAB을 이용하여 모의실험 환경을 구축하고, 제안된 기법의 성능을 분석하였다. 이를 통하여, BCH 코드 내 비트 간 분배를 통해 수정되는 정도에 관계없이 CRC 코드의 성능이 우수하게 보존됨을 알 수 있었으며, 기존의 CRC 코드 기법보다 빠른 시간 내에 손상된 노드를 탐지할 수 있음을 보였다.

• 융합신호처리학회논문지
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• 제11권3호
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• pp.244-249
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• 2010

차세대 멀티 레벨 셀 플래시 메모리들을 위해 복잡도가 낮은 에러 정정 코드 구현에 대한 요구가 커지고 있다. 일반적으로 부 표현 (sub-expression) 들을 공유하는 것은 복잡도와 칩 면적을 줄이기 위한 효과적인 방법이다. 본 논문에서는 직렬 선형 귀환 쉬프트 레지스터 구조를 기반으로 부 표현들을 이용한 저 복잡도 m-비트 병렬 BCH 인코더 구현 방법을 제안한다. 또한, 부 표현들을 탐색하기 위한 일반화된 방법을 제시한다. 부 표현들은 패리티 생성을 위해 사용하는 행렬(생성 행렬, generator matrix)의 부 행렬 (sub-matrix)과 다른 변수들의 합과의 행렬 연산에 의해 표현된다. 부 표현들의 수는 개로 한정되며, 탐색된 부 표현들은 다른 병렬 BCH 인코더 구현을 위해 공유되어질 수 있다. 본 논문은 구현 과정에서 다수의 팬 아웃에 의해 발생하는 문제점(지연)의 해결이 아닌 복잡도(로직 사이즈) 감소에 그 목적이 있다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.41-47
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• 2010

본 논문에서는 SSD (solid state disk)에 쓰이는 NAND flash 메모리 에러 정정에 관한 오류정정 방법 중에서 Parallel BCH(Bose-Chaudhuri-Hocquenghem) 방법 및 VLSI 설계를 제안하였다. 제안된 설계는 에러 정정 능력(t=18, 8) 을 가변적으로 하여 사용빈도수의 증가로 높은 에러 율을 가진 데이터 공간에 신뢰성을 높였고, 디코더의 병렬처리 비트 수를 인코더의 처리 비트 수에 2배로 하여 디코더의 수행시간을 줄였고 이에 따르는 latency도 기존 회로에 비해 1/2로 감소함을 확인 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
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• pp.172-175
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• 1988

In this paper, a codec for DEC-TED (31, 20)BCH code is realized. Moreover, using ROM and efficient elementary circuits in a decoder, we propose a method of making high-speed decoder.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
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• pp.183-185
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• 1988

Some efficient methods for solving the equations over GF($2^m$) are proposed in this paper. Using these algorithms, parallel decoder for a triple-error-correcting(31, 16) BCH code is implemented. By incorporating with ROM and PAL which are inserted in a decoder, the complex logic circuits can be substantially reduced and therefore a high speed decoder can be constructed.

• 정보보호학회논문지
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• 제7권1호
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• pp.45-56
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• 1997

본 논문에서는, 무선 통신시스템에 적용 가능한 (255,215) BCH부호의 효율적인 복호 알고리즘을 제안하고, 이를 이용하여 5중 에러 정정 부호기 및 복호기를 설계하였다. peterson의 복호기보다 곱셈기, X-or 게이트의 수가 현저히 줄어들었을 뿐만 아니라 역원계산기가 필요 없음이 입증되었고, VHDL을 사용한 컴퓨터 시뮬레이션을 통해서 그 타당성을 검증하였다.