• KSII Transactions on Internet and Information Systems (TIIS)
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• 제12권11호
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• pp.5449-5464
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• 2018

Recent works have validated the possibility of reducing the energy consumption in wireless heterogeneous networks, achieved by switching on/off some base stations (BSs) dynamically. In this paper, to realize energy conservation, the discrete time Markov Decision Process (DTMDP) is developed to match up the BS switching operations with the traffic load variations. Then, an asynchronous decision-making algorithm, which is based on the Bellman equation and the on/off priorities of the BSs, is firstly put forward and proved to be optimal in this paper. Through reducing the state and action space during one decision, the proposed asynchronous algorithm can avoid the "curse of dimensionality" occurred in DTMDP frequently. Finally, numerical simulations are conducted to validate the effectiveness and advantages of the proposed asynchronous on/off strategies.

• 인터넷정보학회논문지
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• 제4권5호
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• pp.51-60
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• 2003

비동기 반복 알고리즘은 부하 불균형 및 컴퓨터 노드 간의 전송 지연에 의한 병렬 알고리즘의 성능 저하를 완화하는 하나의 방법인데, 이는 노드들 간의 비대칭적 데이터 전송을 필요로 한다 본 논문에서는 분산 메모리 시스템 상에서 MPMD 방식으로 노드당 별도의 서버 프로세스를 추가로 생성하여 비대칭적 전송을 구현하고, 노드당 하나의 프로세스를 생성하는 SPMD 방식과 비교하며 그 장단점에 대해 논의한다.

• 한국산학기술학회논문지
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• 제12권3호
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• pp.1380-1386
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• 2011

인터럽트의 발생은 태스크의 문맥전환(context switching)을 수반한다. 이러한 문맥전환 오버헤드는, 인터럽트가 빈번하게 발생하는 경우, 임베디드 시스템의 성능을 심각하게 저하시킬 수 있다. 본 논문은 비동기 시리얼 통신에서의 빈번한 송수신 인터럽트 발생으로 인한 처리 오버헤드를 줄이기 위해, 일정한 수의 인터럽트를 누적시켜 한 번에 처리하는 인터럽트 통합(IC, interrupt coalescence) 기법을 적용한 확장 비동기 시리얼 통신 기법을 소개한다. 이 기법에 대한 성능 평가를 위해 한 바이트 단위로 송수신 인터럽트가 발생하는 기존 비동기 시리얼 통신 방식을 LN2440SBC 임베디드 보드와 uC/OS-II 상에서 구현 하여, 인터럽트 처리 소요 시간을 비교 평가한다. 평가 결과, 제안한 방식의 송수신 인터럽트 처리 소요 시간은 기존 방식에 비해, 저속(9,600 bps)의 경우, 송신은 평균 25.18% 수신은 평균 41.47%의 감소를 보이며, 고속(115,200 bps)의 경우, 송신은 평균 16.67%, 수신은 평균 25.61%의 감소를 보임으로써, 송수신 인터럽트 처리 오버헤드의 감소를 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.221-225
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• 2000

We designed asynchronous event logic library with 0.25$\mu\textrm{m}$ CMOS technology and interface chip for heterogeneous system with high-speed asynchronous FIFO operating at 1.6㎓. Optimized asynchronous standard cell layouts and Verilog models are designed for top-down design methodology. A method for mitigating a design bottleneck when it comes to tolerate clock skew is described. This communication scheme using clock control circuits, which is used for the free of synchronization failures, is analyzed and implemented. With clock control circuit and FIFO, high-speed communication between synchronous modules operating at different clock frequencies or with asynchronous modules is performed. The core size of implemented high-speed 32bit-interface chip for heterogeneous system is about 1.1mm ${\times}$ 1.1mm.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.28-37
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• 2010

본 논문에서는 FPGA와 VHDL을 이용하여 다채널 비동기 통신용 IC를 설계하였다. 기존에 상용되고 있는 대부분의 비동기 통신용 IC들은 최대 1~2채널(Channel)로 구성되어 있다. 따라서 2채널 이상의 통신 시스템을 구성할 때 원가가 높아지고 구현하기도 복잡해진다. 그리고 매우 적은 송수신 버퍼(Buffer)를 가지고 있으므로 고속으로 대용량의 데이터를 전송할 경우 마이크로프로세서에 걸리는 부하가 많아지게 된다. 이러한 문제를 해결하기 위해 본 논문에서는 비동기 통신 채널 8개를 단 한개의 IC로 설계하여 원가 절감 및 기능과 성능을 향상 시키도록 설계하였으며, 송수신 버퍼의 크기를 각각 256 바이트로 설계함으로써 고속의 통신을 가능하게 하였다. 또한 통신시 오동작을 방지하기 위해 디지털(Digital) 필터 및 첵섬(Check-sum) 로직을 설계하여 신뢰성을 향상시켰으며, 채널 먹스 로직을 설계하여 각 채널별 입/출력을 자유롭게 선택하도록 하여 통신 채널에 대한 입/출력 포트를 유연하게 사용할 수 있도록 설계하였다. 이와 같이 설계된 다채널 비동기 통신 IC를 ALTERA사의 Cyclone II Series EP2C35F672C8과 QuartusII V8.1을 이용하여 로직을 합성 및 시뮬레이션 하였다. QuartusII 시뮬레이션과 실험에서 성공적으로 수행되었으며, 설계된 IC의 우수성을 보이기 위해 비동기 통신 칩으로 많이 사용되고 있는 TI(Texas Instruments)사의 TL16C550A, ATMEL사의 ATmega128 범용 마이크로 콘트롤러와 수행시간 및 성능을 비교하여 본 논문에서 설계된 다채널 비동기 통신용 IC의 우수함을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.36-44
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• 2007

본 논문은 Delay-Insensitive(DI) 지연 모델을 갖는 비동기식 회로에 3치 전압 레벨을 사용한 하이브리드 터너리 데이터 전송 방식을 제안하고, 이를 이용하여 다양한 비동기 프로토콜과의 데이터 송신 및 수신을 위한 래퍼를 설계하였다. 제안된 하이브리드 터너리 데이터 전송 방식은 기존의 2 선식 전송 방식이나 1-of-4 전송 방식에 비해 데이터 전송선을 50% 줄일 수 있으며, 터너리 전송 방식과 비교하였을 때도 50%의 신호 천이 감소 결과를 보였다. 본 논문에서는 $0.18-{\mu}m$ CMOS 공정을 적용하여 래퍼를 설계하고 검증하였다. 하이브리드 터너리 전송 방식이 적용된 래퍼는 2 GHz 이상의 속도로 동작 하였으며 2 선식, 1-of-4, 그리고 터너리 전송 방식에 비해 각각 65%, 43%, 36%의 소비 전력이 줄어든 결과를 보였다. 제안된 전송 방식과 설계된 래퍼 회로는 비동기식 고속 및 저전력 인터페이스로 사용 가능하다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.51-58
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• 2007

본 논문은 비동기식 프로세서에서 동작 상황에 따라 파이프라인 구조가 변경 가능하고 명령어 종류에 따라 병렬처리를 지원하는 적응형 파이프라인 구조를 제안하였다. 제안된 구조는 동작이 불필요한 스테이지를 건너뛰는 스테이지 스키핑(stage-skipping)과 다음 스테이지가 비어 있으면 현재 스테이지와 다음 스테이지를 하나로 통합하는 스테이지 통합(stage-combining) 기법을 지원한다. 이 기법들은 명령어 종류에 따라 서로 다른 데이터패스를 사용하는 명령어들을 병렬로 처리하여 머신 사이클을 단축시켜 프로세서의 동작 속도를 증가시킨다. 본 논문에서는 제안된 파이프라인 구조를 적용한 ARM 명령어 호환 프로세서를 설계하였다. 이 프로세서는 VHDL로 설계한 후 $0.35-{\mu}m$ CMOS 표준 셀 라이브러리를 이용하여 합성되었다. SPEC2000 벤치마크를 사용하여 성능을 평가한 결과, 타겟 프로세서는 평균 365 MIPS의 속도로 동작하여 영국 맨체스터 대학에서 개발한 비동기 프로세서인 AMULET3i에 비해 2.3배 높은 성능을 보였다. 제안된 파이프라인 기법과 프로세서 구조는 고속 비동기식 프로세서 설계에 적용 가능하다.

• 한국정보처리학회논문지
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• 제3권7호
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• pp.1834-1844
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• 1996

비동기 통신에서는 특정 영역의 데이터가 각종 제어문자로 사용된다. 그러므로 데이터를 송신할 때 이 영역의 데이터는 제어문자로의 오인을 방지하기 위하여 다른 문자로 변환하고 이를 제어접두문자와 함께 전송하여야 한다. 본 논문에서는 비동기 프로토콜 상으로 데이터를 암호화하여 전송할 때 발생하는 모의 제어문자에 대해 제어 접두문자를 추가하지 않고 일정한 변환만 하여 송신하므로써 데이터의 길어짐을 방지 하고 전체 통신속도를 높이는 문자 변환 방법을 몇 가지 제시하였다. 이러한 변환을 위해 전송 데이터의 유효 범위를 가정하고 이 범위를 벗어나지 않도록 하였으며, 실험을 통하여 이 방법이 기존의 방법에 비해 통신속도 가 향상됨을 보이고 암호화된 데이터의 임의성을 확인하므로써 암호화에 문제가 없음을 보였다.

• Journal of Computing Science and Engineering
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• 제7권4호
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• pp.231-241
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• 2013

Improvements in wireless sensor network (WSN) technology have resulted in a large number of applications. WSNs have been mainly used for monitoring applications, but they are also applicable to target tracking, health care, and monitoring with multimedia data. Nodes are generally deployed in environments where the exhausted batteries of sensor nodes are difficult to charge or replace. The primary goal of communication protocols in WSNs is to maximize energy efficiency in order to prolong network lifetime. In this paper, various medium access control (MAC) protocols for synchronous/asynchronous and single/multi-channel WSNs are investigated. Single-channel MAC protocols are categorized into synchronous and asynchronous approaches, and the advantages and disadvantages of each protocol are presented. The different features required in multi-channel WSNs compared to single-channel WSNs are also investigated, and surveys on multi-channel MAC protocols proposed for WSNs are provided. Then, existing broadcast schemes in such MAC protocols and efficient multi-hop broadcast protocols proposed for WSNs are provided. The limitations and challenges in many communication protocols according to this survey are pointed out, which will help future researches on the design of communication protocols for WSNs.

• 전자공학회논문지
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• 제53권8호
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• pp.49-58
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• 2016

어플리케이션 특성에 따라 링크 대역폭 요구량이 다양하게 분포하는 이종 (heterogeneous) 아키텍처 기반 네트워크-온-칩 (Network-on-Chip, NoC) 설계에 있어 링크 지연 시간이 독립적으로 설정될 수 있는 비동기식 프로토콜을 적용할 경우 동기식 설계에 비해 성능 향상의 기회가 확대될 수 있다. 본 논문에서는 비동기식 NoC에서 각 링크의 대역폭 요구량과 도선 길이에 따른 지연 시간 모델을 제시하고 이를 최적화하는 simulated annealing (SA) 기법을 이용한 플로어플랜 기반 토폴로지 생성 알고리즘을 제안하였다. 생성된 토폴로지와 각 링크의 도선 길이를 기반으로 대응하는 도선 지연시간을 계산하고 로직 합성 단계를 거쳐 생성된 gate-level netlist와 표준지연시간 모델을 이용한 시뮬레이션을 통해 성능을 측정하였다. 링크 도선 길이를 고려하지 않은 일반적인 토폴로지 생성 알고리즘인 TopGen과 비교하여, 제안된 알고리즘이 다양한 어플리케이션 실험에서 평균 13.7% 지연 시간 단축 효과 및 처리량 측면 지표인 실행 시간에서 평균 11.8% 감소 효과가 있음을 확인할 수 있었다.