In fact, asynchronous motors are used widely. Asynchronous motors which have large power (compared to the source supplies) is needed to start them in various methods. The theory of application reduced voltage to motor's stator or variable resistor fed rotor for the purpose of altering the motor's torque and power consumption characteristics is an idea that has existed for many years. These concepts have flourished mainly due to the need to limit torque and limited generator/power distribution capabilities. However, how can know exactly the time of switching steps with different types of motors as well as load characteristics is very difficult. This paper focuses on the design and development mathematical models of motor[1][2], load, ACB, asynchronous machine and then is implemented in SIMULINK in order to calculate this time, special on ships where power generation station is limited. The simulation results are both compared and discussed in detail so that it can apply to conclude the most suitable and applicable starting time for new system with various motors and load.
본 논문은 비동기식 프로세서, A8051의 명령어 레벨 소비 전력 모델을 제안한다. 제안된 소비 전력 모델은 명령어 레벨로 프로세서가 소비하는 전력을 예측하지만, 프로그램이 실행되는 동안 비동기식 파이프라인의 동작 특성을 반영한다. 따라서, 제안된 방법은 프로세서 소비 전력 모델의 복잡도와 시뮬레이션 시간의 증가 없이 비동기식 임베디드 프로세서 소비 전력 모델의 정확도를 효과적으로 향상시켰다. 제안된 소비 전력 모델은 A8051의 소비 전력 특성을 반영하여 구현되었고 게이트 레벨의 합성한 결과를 이용한 소비 전력 예측 결과와 비교하여 성능 평가를 수행하였다. 제안된 소비 전력 모델은 게이트 레벨의 소비 전력예측 결과와 비교하여 94%의 정확도를 보였고, 1,600 배 이상 시뮬레이션 시간을 단축하였다.
대부분의 병렬 알고리즘은 동기 알고리즘으로, 올바른 계산을 위해 작업을 일찍 끝낸 빠른 프로세서들은 동기점에서 느린 프로세서를 기다려야 하는데, 프로세서들의 성능이 다를 경우 연산 속도는 가장 느린 프로세서에 의해 결정된다. 본 논문에서는 거대 고유치 문제의 주요 고유쌍을 구하는 문제에 있어서 빠른 프로세서의 유휴 시간을 줄여 수렴 속도를 가속한 수 있는 동기/비동기 혼합 알고리즘을 고안하고 이를 MPMD 프로그래밍 방식을 사용하여 구현하였다.
Due to the increased complexity and size of digital system and the need of the H/W-S/W co-design, C/C++ based system design methodology gains more Interests than ever in EDA field. This paper suggests the methodology in which handshake module corresponding to each basic statement of C is provided of the form of STG(Signal Transition Graph) and then, C statements is synthesized into asynchronous circuit through syntax-oriented translation. The 4-phase handshaking protocol is used for the communications between modules, and the modules are synthesized by the Petrify which is asynchronous logic synthesis CAD tool.
본 논문은 Delay-Insensitive(DI) 지연 모델을 갖는 비동기식 회로에 3치 전압 레벨을 사용한 하이브리드 터너리 데이터 전송 방식을 제안하고, 이를 이용하여 다양한 비동기 프로토콜과의 데이터 송신 및 수신을 위한 래퍼를 설계하였다. 제안된 하이브리드 터너리 데이터 전송 방식은 기존의 2 선식 전송 방식이나 1-of-4 전송 방식에 비해 데이터 전송선을 50% 줄일 수 있으며, 터너리 전송 방식과 비교하였을 때도 50%의 신호 천이 감소 결과를 보였다. 본 논문에서는 $0.18-{\mu}m$ CMOS 공정을 적용하여 래퍼를 설계하고 검증하였다. 하이브리드 터너리 전송 방식이 적용된 래퍼는 2 GHz 이상의 속도로 동작 하였으며 2 선식, 1-of-4, 그리고 터너리 전송 방식에 비해 각각 65%, 43%, 36%의 소비 전력이 줄어든 결과를 보였다. 제안된 전송 방식과 설계된 래퍼 회로는 비동기식 고속 및 저전력 인터페이스로 사용 가능하다.
To construct the stable back-up system between mini-hubs, we propose the plan of site diversity of asynchronous mini-hub by monitoring outlink carriers and error data. In this paper, we made hardware and software to control mini-hub system for site diversity back-up by switching SDBS equipment through communication between master mini-hub and slave mini-hub.
This paper presents a study on the application of Asynchronous Team(A-Team) theory for QVC(Reactive power control) and security assessment in a power system. Reactive power control problem is the one of optimally establishing voltage level given reactive power sources, which is very important problem to supply the demand without interruption and needs methods to alleviate a bus voltage limit violation more quickly. It can be formulated as a mixed-integer linear programming(MILP) problem without deteriorating of solution accuracy to a certain extent. The security assessment is to estimate the relative robustness of the system and deterministic approach based on AC load flow calculations is adopted to assess it, especially voltage security. A distance measure, as a measurement for voltage security, is introduced. In order to analyze the above two problem, reactive power control and static security assessment, In an integrated fashion, a new organizational structure, called an A-team, is adopted. An A-team is well-suited to the development of computer-based, multi-agent systems for operation of large-scaled power systems. In order to verify the usefulness of the suggested scheme herein, modified IEEE 30 bus system is employed as a sample system. The results of a case study are also presented.
본 논문에서는 다중객체 인식 시스템과 같은 저용량 데이터전송의 저전력 무선센서네트워크 분야에 적용 가능한 새로운 펄스 방식의 저 속도 무선 비동기식 UWB(Wireless Asynchronous Ultra-Wide band) 시스템을 제안하고 이를 설계 및 구현한다. 특히, 펄스방식의 저전력 UWB시스템을 구현하기 위해서 전형적인 통신시스템의 수신기 구조인 RF단의 믹서, 상관기와 A/D 변환기를 없애고 최대한 단순화된 구조의 무선 비동기 방식의 UWB 송수신기를 설계하였다. 또한, 설계된 무선 비동기식 UWB 시스템의 테스트베드를 구현하였고, 구현된 무선 비동기식 UWB 시스템의 응용 시스템 예로 홈 내 또는 강의실과 같은 곳에서 하나의 송신 무선 비동기식 UWB 송신기 측에서 10 m 거리 범위 내에 있는 다수의 수신 무선 비동기식 UWB 측으로 동시에 그림이나 글을 전송할 수 있는 1:N HD(Half Duplex) 방식의 저전력 무선 캔버스(CANVAS) 시스템을 실제 구현하였다. 이를 통해, 제안된 무선 비동기식 UWB 시스템은 LOS(Line of Sight) 채널상태의 전송거리 10m에서 안정적으로 최대 115kbps 급의 전송속도가 지원 가능함을 확인하였다.
본 논문에서는 32bit 비동기 임베디드 프로세서용 쓰기 버퍼 기능을 갖는 데이터 캐시 구조를 제안하고 성능을 검증하였다. 데이터 캐시는 비동기 시스템에서 메인 메모리 장치와 프로세서 사이의 데이터 처리속도 향상을 목적으로 한다. 제안된 데이터 캐시의 메모리 크기는 8KB, 매핑 방식으로는 4 words(16byte)의 라인 크기를 가지며, 사상 기법으로는 4 way set associative, 교체 알고리즘으로는 pusedo LRU방식을 사용하였으며, 쓰기 정책을 위한 dirty 레지스터와 쓰기 버퍼를 적용시켰다. 설계한 데이터 캐시는 $0.13-{\mu}m$ CMOS공정으로 합성하였으며, MI벤치마크 검증 결과 평균 히트율은 94%이고 처리 속도가 46% 향상되었다.
유한 상태 머신으로 표현되는 비동기 머신의 안정 상태 동작은 피드백 제어를 통해서 원하는 목적에 맞게 교정될 수 있다. 본 논문에서는 불확실한 상태 천이를 가지는 입력/상태 비동기 머신을 위한 상태 피드백 제어기를 제안한다. 비동기 머신은 결정적인 동작 특성을 가지고 있으나 모델 불확실성, 내부 고장 등으로 인해서 일부 영역의 상태 천이 함수가 불확실하다. 교정 제어의 목적은 불확실한 상태 천이를 고려하면서 머신의 폐루프 동작이 주어진 정상적인 모델 동작의 부분 집합이 되도록하는 일이다. 또 제어기는 실제 교정 동작을 수행하면서 획득하는 머신의 정확한 상태 천이를 그 다음 제어 동작에 반영한다. 즉 학습을 통해서 폐루프 시스템이 이룰 수 있는 모델의 부분 동작의 범위가 더 확대된다. 사례 연구를 제안된 제어기의 설계 과정을 예시한다.
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[게시일 2004년 10월 1일]
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