• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.913-916
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• 2009

본 논문에서는 한국형 표준 해쉬 알고리듬인 HAS-160을 구현하는 프로세서를 설계하였다. 각 단계연산에 사용되는 4개의 가산기는 연산성능을 높이기 위해 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택가산기(carry-select adder)의 혼합구조를 사용하였다. 설계된 HAS-160 프로세서는 512 비트 메시지로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트로 구현되었다.

• 정보학연구
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• 제8권3호
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• pp.1-10
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• 2005

Cosine and Sine function is widely used for the arithmetic, translation, object drawing, Simulation and etc. of Computer Graphics in Natural Science and Engineering. In general, Cordic Algorithm is effective method since it has relatively small size and simple architecture on trigonometric function generation. However profitably it has those merits, the problem of operation speed is occurred. In graphic display system, the operation result of object drawing is quantized and has the condition that is satisfied with rms error less than 1. So in this paper, the proposed generator is composed of partition operation at each ${\pi}/4$ and basic Cosine, Sine function generator in the range of $0{\sim}{\pi}/4$ using the lower order of Tayler's series in an acceptable error range, that enlarge the range of $0{\sim}2{\pi}$ according to a definition of the trigonometric function for the purpose of having a high speed Cosine, Sine function generation. And, division operator using code partition for divisor three is proposed, the proposed function generator has high speed operation, but it has the problems in the other application parts with accurate results, is need to increase the speed of the multiplication.

• Journal of Power Electronics
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• 제14권3호
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• pp.507-518
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• 2014

This paper presents a new cascaded asymmetrical single phase multilevel converter with a lower number of power semiconductor switches and isolated DC sources. Therefore, the number of power electronic devices, converter losses, size, and cost are reduced. The proposed multilevel converter topology consists of two H-bridges connected in cascaded configuration. One H-bridge operates at a high frequency (high frequency inverter) and is capable of developing a two level output while the other H-bridge operates at the fundamental frequency (low frequency inverter) and is capable of developing a multilevel output. The addition of each power electronic switch to the low frequency inverter increases the number of levels by four. This paper also introduces a hybrid switching algorithm which uses very simple arithmetic and logical operations. The simplified hybrid switching algorithm is generalized for any number of levels. The proposed simplified switching algorithm is developed using a TMS320F2812 DSP board. The operation and performance of the proposed multilevel converter are verified by simulations using MATLAB/SIMULINK and experimental results.

• ETRI Journal
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• 제42권4호
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• pp.596-607
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• 2020

Scaling is an important operation because of the iterative nature of arithmetic processes in digital signal processors (DSPs). In residue number system (RNS)-based DSPs, scaling represents a performance bottleneck based on the complexity of intermodulo operations. To design an efficient RNS scaler for special moduli sets, a body of literature has been dedicated to the study of the well-known moduli sets {2ⁿ - 1, 2ⁿ, 2ⁿ + 1} and {2ⁿ, 2ⁿ - 1, 2ⁿ⁺¹ - 1}, and their extension in vertical or horizontal forms. In this study, we propose an efficient programmable RNS scaler for the arithmetic-friendly moduli set {2^n+p, 2ⁿ - 1, 2ⁿ⁺¹ - 1}. The proposed algorithm yields high speed and energy-efficient realization of an RNS programmable scaler based on the effective exploitation of the mixed-radix representation, parallelism, and a hardware sharing technique. Experimental results obtained for a 130 nm CMOS ASIC technology demonstrate the superiority of the proposed programmable scaler compared to the only available and highly effective hybrid programmable scaler for an identical moduli set. The proposed scaler provides 43.28% less power consumption, 33.27% faster execution, and 28.55% more area saving on average compared to the hybrid programmable scaler.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제10권4호
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• pp.125-132
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• 2021

인공신경망의 계층의 깊이가 깊어지고 입력으로 사용되는 데이터 차원이 증가됨에 신경망의 학습 및 인식에 있어서 많은 연산을 고속으로 요구하는 고연산의 문제가 발생한다. 따라서 본 논문에서는 신경망 입력 데이터의 차원을 감소시키기 위한 데이터 차원 감소 방법을 제안한다. 제안하는 선분 특징 분석(Line-segment Feature Analysis; LFA) 알고리즘은 한 영상 내에 존재하는 객체의 선분(Line-segment) 특징을 분석하기 위하여 메디안 필터(median filter)를 사용한 기울기 기반의 윤곽선 검출 알고리즘을 적용한다. 추출된 윤곽 영상은 [0, 1, 2, 4, 8, 16, 32, 64, 128]의 계수 값으로 구성된 3×3 또는 5×5 크기의 검출 필터를 이용하여 8가지 선분의 종류에 상응하는 고유값을 계산한다. 각각의 검출필터로 계산된 고유값으로부터 동일한 반응값을 누적하여 두 개의 1차원의 256 크기의 데이터를 생성하고 두 가지 데이터 요소를 합산하여 LFA256 데이터를, 두 데이터를 합병하여 512 크기의 LAF512 데이터를 생성한다. 제안한 LFA 알고리즘의 성능평가는 필기체 숫자 인식을 위한 데이터 차원 감소를 목적으로 PCA 기법과 AlexNet 모델을 이용하여 비교 실험한 결과 LFA256과 LFA512가 각각 98.7%와 99%의 인식 성능을 보였다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.715-722
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• 2010

임의의 길이의 메시지를 160 비트의 해쉬(hash) 코드로 압축하는 한국형 해쉬 알고리듬 표준 HAS-160의 하드웨어 구현에 대해 기술한다. 저면적 구현과 고속 연산을 위해 단계연산 회로를 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택 가산기(carry-select adder)의 혼합구조를 사용하여 설계하였다. 512 비트 메시지 블록으로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. 설계된 HAS-160 프로세서는 FPGA 구현을 통해 기능을 검증하였으며, 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트와 약 $1\;mm^2$의 면적으로 구현되었다.

• 한국인터넷방송통신학회논문지
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• 제8권2호
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• pp.15-21
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• 2008

본 논문에서는 2진논리의 확장을 Galis체상에서 해석하여 확장논리에 기초한 순차디지털논리시스템과 컴퓨터구조의 핵심인 연산알고리즘을 논의하였다. 순차디지털논리시스템은 Building Block으로서 T-gate를 사용하였으며, 차순상태함수, 출력함수를 도출하여 최종 궤환이 없는 Moore Model의 순차디지털논리시스템을 구성하였다. 그리고, 컴퓨터구조에서 중요한 연산알고리즘의 핵심인 가산, 감산, 승산 및 제산 알고리즘을 유한체의 수학적 성질을 토대로 각각 도출하였다. 특히, 유한체 GF($P^m$)상에서 P=2인 경우는 기존의 2진디지털논리시스템에 적용이 용이하다는 장점이 있으며, mod2의 성질에 의해 감산 알고리즘은 가산 알고리즘과 동일하다. 제안한 방법은 기존의 2진논리를 확장할 수 있어 좀 더 효율적으로 디지털논리시스템을 구성할 수 있을 것으로 사료된다.

• 한국멀티미디어학회논문지
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• 제18권11호
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• pp.1332-1341
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• 2015

This paper proposes a novel reversible secret sharing scheme using AES algorithm in encrypted images. In the proposed scheme, a role of the dealer is divided into an image provider and a data hider. The image provider encrypts the cover image with a shared secret key and sends it to the dealer. The dealer embeds the secret data into the encrypted image and transmits encrypted shadow images to the corresponding participants. We utilize Galois polynomial arithmetic operation over 2⁸ and the coefficient of the higher-order term is fixed to one in order to prevent the overflow. In experimental results, we demonstrate that the PSNR is sustained close to 44dB and the embedding capacity is 524,288 bits.

• 한국인터넷방송통신학회논문지
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• 제18권1호
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• pp.79-84
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• 2018

본 논문은 16-QAM nonconstant modulus 특성을 갖는 신호 전송시 통신 채널에서 발생되는 찌그러짐에 의한 부호간 간섭을 줄일 수 있는 적응 등화 알고리즘인 SE-MMA (Signed Error - Multiple Modulus Algorithm) 성능의 개선에 관한 것이다. 기존 MMA에서는 송신 신호의 2차 통계치인 modulus를 고정적으로 사용하며 이의 연산량의 간소화를 위하여 SE-MMA가 등장하였다. SE-MMA는 수렴 속도에서는 MMA보다 빨라지만 연산량의 간소화로 인하여 정상 상태에서 등화 성능이 열화되는 문제점이 있으므로, 논문에서는 SE-MMA의 특징을 살리면서 adaptive varying modulus에 의한 오차 신호를 이용하여 적응 등화 필터 계수를 얻음으로서 개선된 등화 성능을 얻을 수 있는 새로운 알고리즘인 AV-SE-MMA를 제안하며 이의 성능을 시뮬레이션으로 확인하였다. 이를 위한 성능 지수로는 등화기 출력 신호 성상도, 잔류 isi양, MD 및 잡음에 대한 robustness를 확인하기 위하여 SER를 사용하였다. 성능의 비교 결과 출력 신호 성상도, 잔류 isi 및 MD에서는 제안 방식인 AV-SE-MMA가 SE-MMA보다 우월하였지만 잡음에 대한 robustness를 나타내는 SER 성능에서는 동등함을 알 수 있었다.

• 대한전자공학회논문지SP
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• 제44권1호
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• pp.49-55
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• 2007

본 논문에서는 필드/프레임의 공간적, 시간적 움직임 특성을 활용한 디인터레이스드 기법을 이용해 재구성된 영상프레임으로부터 넓은 탐색영역에서의 움직임추정이 가능한 이중연산구조 기반의 다해상도 계층적 움직임 추정 방식(multi- resolution hierarchical motion estimation, MHME)의 효율적인 다중연산구조 기반의 움직임 추정을 제안한다. 공간적, 시간적 움직임 특성으로부터 디인터레이스드 기법을 적용하여 재구성된 영상프레임으로부터는 계층적 움직임 추정방식을 적용하여 빠른 움직임 영역에서도 화질의 열화가 거의 없는 다해상도 계층적 움직임 추정(MHME) 영상처리를 구현하였고, 비교적 높은 PSNR을 얻을 수 있었다. 다양한 모드 M=2 또는 M=3의 여러 가지 모의실험을 통해 제안된 구조가 전역탐색 블록정합 알고리듬(Full-search Block Matching Algorithm, FBMA)에 대하여 예측성능에 있어 최고 1.49dB(CAR), 최저0.421dB(Mobile & Calendar)의 모의실험결과 평균 -0.7dB 정도의 미소한 평균 PSNR 저하를 나타내었다. 이의 구현을 위해 제안된 전역/후역 탐색방식의 연산처리방식은 하나의 처리기소자(Processor Element, PE)에 이중연산처리기(DAPE) 구조를 채택하여 제한된 PE로부터 넓은 탐색영역에서의 움직임 추정이 가능한 전역/후역 탐색방식(Foreground & Background Search Algorithm, FBSA)의 비트 처리열 탐색 알고리듬을 제안 적용하여 움직임추정 연산의 성능을 구조적으로 향상시키는 다중프로세서 어레이 구조(Multiple Processor Array Unit, MPAU)를 개발 제안하였다.