• 한국진공학회지
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• 제9권3호
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• pp.263-266
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• 2000

본 논문에서는 낮은 구동 전압에서 동작하고 안정된 on/off 상태를 갖는 Al/$TiO_2-SiO_2$/Mo 형태의 안티퓨즈를 제작하였다. 하부전극으로 사용된 Mo 금속은 표면상태가 부드럽고 녹는점이 높은 매우 안정된 금속으로, 표면 위에 제조된 $SiO_2$ 특성을 매우 안정되게 유지시켰다. 또한 $TiO_2$절연막을 $SiO_2$절연막 위에 복층 구조로 증착하여, Ti 금속의 침투로 인한 $SiO_2$ 절연막의 약화로 동일 두께(100 $\AA$)의 $SiO_2$, 단일막에 비하여 향상된 절연파괴 전압을 얻을 수 있었다. $TiO_2-SiO_2$ 이중절연막을 사용하여 적정 절연파괴전압 및 ON-저항을 구현하였으며, 두께가 두꺼워짐으로 인해 바닥금속의 거칠기의 영향을 최소화시킬 수 있었다. 이중 절연막의 두께는 250 $\AA$이고 프로그래밍 전압은 9.0 V이고 약 65 $\Omega$의 on 저항을 얻을 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.503-507
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• 2014

The on-state resistance ($R_{ON}$) instability of standard complementary metal-oxide-semiconductor (CMOS) antifuse cells has been observed for the first time by using acceleration factors: stress current and ambient temperature. If the program current is limited, the $R_{ON}$ increases as time passes during read operation.

• 전자공학회논문지A
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• 제33A권5호
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• pp.180-187
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• 1996

This paper describes a post-layout simulation method using VHDL and C for verifying the architecture of antifuse-based FPGAs and the dedicated CAD system. An antifuse-based FPGA consists of programming circuitry including decoding logic, logic modules, segmented tracks, antifuses and I/O pads. The VHDL model which includes all these elements is used for logic verification and programming verification of the implemented circuit by reconstructing the logic circuit from the bit-stream generated from layout tool. The implemented circuit comprises of logic modules and routing networks. Since the routing delay of the complex networks is comparable to the delay of the logic module in the FPGA, the accurate post-layout simulation is essential to the FPGA system. In this paper, the C program calculates the delay of the routing netowrks using SPICE, elmore or horowitz delay models and the results feedback to the VHDL simulation. Critical path anc be found from this post-layout simulation results.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권2호
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• pp.106-109
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• 2004

A high-density 3-transistor cell one-time programmable (OTP) ROM array using standard CMOS Gate-Oxide antifuse (AF) is proposed, fabricated, and characterized with $0.18{\mu}m$ CMOS process. The proposed non-volatile high-density OTP ROM is composed of an array of 3-T OTP cells with the 3-T consisting of an nMOS AF, a high voltage (HV) blocking transistor, and a cell access transistor, all compatible with standard CMOS technology.

• 센서학회지
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• 제4권3호
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• pp.80-88
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• 1995

본 논문에서는 Al 및 TiW 금속을 상하층 전극으로 사용하고 이들 금속사이에 절연물이 존재하는 금속-절연물-금속(metal-insulator- metal : MIM) 구조의 안티휴즈 소자를 만들고 금속층간 절연물의 성질에 따른 안티휴즈 특성에 대하여 연구하였다. 금속층간 절연물로는 R.F 스퍼터링법에의해 형성된 실리콘 산화막과 탄탈륨 산화막으로 구성된 이층 절연물을 사용하였다. 이러한 안티휴즈 구조에서 실리콘 산화막은 프로그램 전의 안티휴즈 소자를 통해 흐르는 누설전류를 감소시켰으며, 실리콘 산화막에 비해 절연 강도가 낮은 탄탈륨 산화막은 안티휴즈 소자의 절연파괴전압을 저 전압으로 낮추는 역할을 하였다. 최종적으로 제조된 $Al/Ta_{2}O_{5}(10nm)/SiO_{2}(10nm)/TiW$ 구조에서 1 nA 이하의 누설전류와 약 9V의 프로그래밍 전압을 갖고 수 초내에 프로그램이 완성되는 전기적 특성이 안정된 안티휴즈 소자를 제조하였다. 그리고 이때 소자의 OFF 및 ON 저항은 각각 $3.65M{\Omega}$ 및 $7.26{\Omega}$이었다. 이와 같은 $Ta_{2}O_{5}/SiO_{2}$ 구조에서 각 절연물의 두께를 조절함으로써 측정 전압에 민감하고 재현성 있는 안티휴즈 소자를 제조할 수 있었다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.9-14
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• 2009

표준 CMOS 공정을 이용한 CMOS 게이트 산화막 안티퓨즈의 새로운 OTP 단위 비트 구조를 제안하였다. 제안된 OTP 단위 비트는 NMOS 게이트 산화막 안티퓨즈를 포함한 3개의 트랜지스터와 인버터 타입 자체 센스 엠프를 포함하고 있다. 그럼에도 불구하고, 레이아웃 면적은 기존 구조와 비슷한 $22{\mu}m^2$이다. 또한, 제안된 OTT 단위 비트는 구조적 특징상 고전압 차단스위치 트랜지스터와 저항과 같은 고전압 차단 요소를 사용하지 않기 때문에, 프로그램 시간은 기존 구조보다 개선된 3.6msec이다. 그리고 제안된 OTP 단위 비트를 포함하는 OTP array는 센스 엠프가 단위 비트마다 집적되어 있기 때문에 기존 OTP array에서 사용된 센스 엠프와 바이어스 생성 회로가 필요 없다.

• 전자공학회논문지A
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• 제33A권3호
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• pp.117-125
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• 1996

The variation of the interfacial and the electrical properties of SiO$_{2}$TiW layers as a function of anneal temperature was extensively investigated. During the deposition of SiO$_{2}$ on TiW chemical bonds such as SiO$_{2}$, TiW, WO$_{3}$, WO$_{2}$ TiO$_{2}$ Ti$_{2}$O$_{5}$ has been created at the SiO$_{2}$/TiW interface. At the anneal temperature of 300$^{\circ}C$, WO$_{3}$ and TiO$_{2}$ bonds started to break due to the reduction phenomena of W and Ti and simultaneously the metallic W and Ti bonds started to create. Above 500$^{\circ}C$, a part of Si-O bonds was broken and consequently Ti/W silicide was formed. Form the current-voltage characteristics of Al/Sico$_{2}$(220$\AA$)/TiW antifuse structure, it was found that the breakdown voltage of antifuse device wzas decreased with increasing annealing temperature for SiO$_{2}$(220$\AA$)/TiW layer. When r, the insulating property of antifuse device of the deterioration of intermetallic SiO$_{2}$ film, caused by the influw of Ti and W.W.

• 한국재료학회:학술대회논문집
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• 한국재료학회 1995년도 추계 학술발표 강연 및 논문개요집
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• pp.66-67
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• 1995

• 한국진공학회:학술대회논문집
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• 한국진공학회 1994년도 제7회 학술발표회 및 한·일 CVD 심포지움 논문개요집
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• pp.27-28
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• 1994

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.408-420
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• 2003

이 논문에서는 1) 넓은 잠금 범위를 위한 이중 루프 동작과 2) 차세대 패키지 스큐 개선에 대한 전압 발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이, 두 가지 이점을 갖는 Delay Lock Loop(DLL)을 기술하였다. 이중 루프 동작은 차동 내부 루프 중 하나를 선택하기 위해 외부 클럭과 내부 클럭 사이의 초기 시간차에 대한 정보를 사용한다. 이를 이용하여 더 낮은 주파수로 DLL의 잠금 범위를 증가시킨다. 덧붙여서, 전압발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이의 결합은 패키지 공정 후에 온-오프 칩 변화로부터 발생하는 외부 클럭과 내부 클럭 사이에 스큐 제거를 해준다. 제안된 DLL은 0.16um 공정으로 제조되었고, 2.3v의 전원 공급과 42㎒ - 400㎒의 넓은 범위에서 동작한다. 측정된 결과는 43psec p-p 지터와 400㎒에서 52㎽를 소비하는 4.71psec 실효치(rms)지터를 보여준다.