• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(5)
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• pp.169-172
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• 2001

In this paper, it used a different pipeline method from conventional method which is encoding the video signal of analog with digital. It designed with pipeline structure of 4 phases as the pixel clock ratio of the whole operation of the encoder, and secured the stable operational timing of the each sub-blocks, it was visible the effect which reduces a gate possibility as designing by the ROM table or the shift and adder method which is not used a multiplication flag method of case existing of multiplication of the fixed coefficient. The designed encoder shared with the each sub-block and it designed the FPGA using MAX+PLUS2 with VHDL.

• 한국조명전기설비학회:학술대회논문집
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• 한국조명전기설비학회 2004년도 춘계학술대회 논문집
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• pp.63-68
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• 2004

Since rotor position information is necessary to drive the SRM, absolute-encoder, resolver and incremental-encoder is used to detect a poor position. But, it is not desirable to use a high priced encoder and high efficient microprocessor under the condition of the simple driving system when precision control is not demanded. In this paper, Only using the reflective type 2 photosensors replace the conventional opto interrupter and slotted disk, which not only remove a slotted disk section but drive 3-phase 6/4 SRM bidirectionally. Moreover, as control circuit only is composed of common analog device economy is maximized.

• ETRI Journal
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• 제31권5호
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• pp.585-592
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• 2009

This paper presents a method for decoding high minimal distance ($d_{min}$) short codes, termed Cortex codes. These codes are systematic block codes of rate 1/2 and can have higher$d_{min}$ than turbo codes. Despite this characteristic, these codes have been impossible to decode with good performance because, to reach high $d_{min}$, several encoding stages are connected through interleavers. This generates a large number of hidden variables and increases the complexity of the scheduling and initialization. However, the structure of the encoder is well suited for analog decoding. A proof-of-concept Cortex decoder for the (8, 4, 4) Hamming code is implemented in subthreshold 0.25-${\mu}m$ CMOS. It outperforms an equivalent LDPC-like decoder by 1 dB at BER=$10^{-5}$ and is 44 percent smaller and consumes 28 percent less energy per decoded bit.

• 한국통신학회논문지
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• 제30권11C호
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• pp.1083-1090
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• 2005

본 논문은 TV 출력 기능이 필요한 기기를 위한 비디오 인코더의 설계에 관한 것이다. 설계된 비디오 인코더는 International Telecommunication Union-Radiocommunication (ITU-R) BT.470 표준을 모두 지원한다. ITU-R BT.470에는 NTSC, PAL, SECAM의 3가지로 구분되는데, NTSC와 PAL은 색차 신호를 전송하기 위해서 진폭변조(AM)를 사용하고, SECAM은 주파수변조(FM)를 사용한다. SECAM에서는 anti-cloche 필터가 필요한데, 표준(ITU-R BT.470)에서 권장하는 필터의 특성이 아주 예리해서 이전까지는 아날로그 필터를 사용하여 설계하였다. 본 논문에서는 anti-cloche 필터를 디지털 필터로 설계하고 필터의 특성을 설계하기 쉽도록 바꾸었다. 그리고 표준에서 요구하는 결과와 동일하도록 수정된 변조 방법을 제안한다. 또한 핸드폰 등의 모바일 기기에 적용 할 수 있도록 동작 모드에 따른 소비전력을 가변 하였다. 제안된 비디오 인코더는 Altera사의 FPGA APEX20K1000-EBC652-3과 삼성 LCD-TV를 이용하여 실시간 검증을 수행하였다.

• 정보처리학회논문지B
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• 제9B권6호
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• pp.715-726
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• 2002

이 논문에서는 범용 DSP칩인 ADSP2181를 사용하여 프랙탈 알고리즘 기반의 영상 부호화기를 설계 제작하였다. 제작된 부호화기는 고정소수점을 지원하는 Analog Device사의 ADSP2181 두 개를 사용하여 구현되었고, 영상부호화는 3단계의 파이프라인 구조에 의해 이루어진다. 첫 번째 파이프라인단인 영상 획득부는 NTSC표준 영상 신호로부터 디지털 영상 데이터를 획득하여 프레임 메모리에 저장한다. 두 번째 단에서의 주제어부에서는 영상 데이터를 프랙탈 알고리즘을 이용하여 부호화를 수행한다. 마지막 단인 출력 제어부는 부호화된 영상 계수를 RS422 포트를 통하여 출력하도록 한다. 설계 제작된 프랙탈 영상 부호화기의 성능은 QCIF 영상 포맷에서 정지영상에 대하여 초당 10프레임 이상의 부호화 속도를 얻었다. 프랙탈 알고리즘을 이용하여 프레임간 중복성을 이용한 영상 부호화시에는 초당 평균 30 프레임 이상의 부호화속도를 얻을 수 있었다.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.249-254
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• 2013

아날로그 신호를 입력받아서 실시간으로 처리하기 위해서는 빠른 곱셈 연산회로와 고속 ADC(A/D converter) 회로가 필요하며 이를 위하여 Double-base Number System(DBNS)이 효과적인 것으로 알려져 있다. DBNS는 2와 3을 밑수로 이용하는 시스템으로서 이진 곱셈기와 비교할 때 곱셈 처리가 매우 빠르며, 칩 면적을 감소시킬 수 있으며, 저소비전력의 장점을 갖고 있다. 그러나 DBNS의 고유특성 때문에 변환오차가 발생하며, 디지털 필터의 구조로 인하여 오차가 연산결과에 누적되어 기존에 사용하던 2진수 방식에 비하여 차단 주파수의 S/N 특성이 저하되는 단점이 있다. 본 논문에서는 필터 계수에 대한 오차를 분석하여 ADC의 엔코더를 비선형으로 설계함으로써 DBNS의 누적오차를 상쇄시키는 방법을 제안하였다. 제안된 시스템은 엔코더 회로만이 수정되었으므로 DBNS의 장점은 그대로 유지된다. 제안한 ADC 엔코더가 비선형임에도 불구하고 -70dB의 차단 주파수 특성을 갖도록 설계한 FIR 필터와 비교하면, 기존의 DBNS 엔코더의 결과는 -35dB를 얻을 수 있었지만, 본 연구에서 제안된 비선형 DBNS 엔코더는 -45dB의 S/N로 -10dB의 향상을 이룰 수 있었다.

• 한국통신학회논문지
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• 제31권9A호
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• pp.920-927
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• 2006

Artillery projectile에 장착될 PCM 텔레메트리 엔코더 개발에는 크게 세 가지 고려사항이 요구된다. 첫 번째는 샘플링률과 데이터 전송률과 같은 성능에 대한 것이다. 두 번째는 제한된 설치 공간에 따른 크기에 대한 것이고 마지막은 munition의 제한된 전원 공급에 따른 전력 소모에 대한 고려이다. 이러한 세 가지 조건에 맞는 해결책은 한 개의 칩으로 구현하는 것이다. 상용인 TMS320F2812 DSP 칩을 이용해서 프레임당 16채널 아날로그 데이터, 14채널 디지털 데이터와 2개의 프레임 동기 데이터를 랜더마이즈시켜 10Mbps 전송률로 송신하는 30채널 PCM 엔코더를 설계 구현하였다.

• ETRI Journal
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• 제34권2호
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• pp.256-259
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• 2012

The double-base number system has been used in digital signal processing systems for over a decade because of its fast inner product operation and low hardware complexity. This letter proposes an innovative multiplier architecture using hybrid operands. The multiplier can easily be linked to flash analog-to-digital converters or digital systems through a double-base number encoder (DBNE) for realtime signal processing. The design of the DBNE and the multiplier enable faster digital signal processing and require less hardware resources compared to the binary processing method.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 B
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• pp.977-979
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• 1995

MPEG-II is the international standard of compression for digital image and digital audio that is the most important in the multimedia environment. Now many researchers are developing relevant systems. MPEG-II consists of video, audio, system and the other part. In this paper, we have designed and demonstrated two channel audio encoder system that processes the audio compression part, and excutes layer II for complexity and psychoacoustic model II, with ADSP-21020 of Analog Device.

• The Journal of the Acoustical Society of Korea
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• 제14권2E호
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• pp.91-97
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• 1995

본 논문은 저비트율을 갖는 고품질의 HDTV용 멀티채녈 오디오 코덱을 구현에 대해 기술한다. 이 코덱은 저주파수 효과 채널을 포함한 최대 3/2 스테레오 채널 구성, 최대 채널 구성보다 낮은 채널 구성과의 호환성, 기존 2채널 스테레오 시스템과의 호환성(MPEG-1 오디오), 그리고 다중 대화 채널 등을 제공하는 특징을 갖는다. 구현한 멀티채널 오디오 코덱의 인코더는 3개의 DSP(TI의 TMS320C40)로 구성되었고, 최대 48KHz 샘플링율과 16비트의 부호화를 갖는 5.1 채널의 아날로그 및 AES/EBU, IEC 958등의 포맷을 갖는 스테레오 2채널의 디지털 오디오를 이력으로 받아 지각 심리음향 모델을 사용하여 압축한후 384Kbps의 빛 스트림으로 전송하는 특징을 가지며, 디코더는 2개의 DSP로 구성되어 있고, 384Kbps로 입력되는 비트 스트림을 받아 최대 5.1 채널의 아날로그 및 2개의 2채널 스테레오의 디지털 오디오 신호로 출력시키는 특징을 갖는다. DSP를 이용한 다중처리는 DMA를 통한 통신포트를 이용한 DSP들간의 고속 데이터 전송에 의해 이루어진다. 끝으로, 멀티 채널 오디오 코덱의 구현을 통하여 나타난 실시간 처리는 위해 고려해야할 기술적 사항을 제안한다.