• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 B
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• pp.411-413
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• 2003

본 논문에서는 ARM922T Core와 주변장치를 설계할 수 있는 100만 게이트의 FPGA를 내장한 알데라(Altera)사의 엑스칼리버(Excalibur)를 이용하여 DC모터 제어용 SoC를 설계하였다. SoC란 System on Chip의 약자로 하나의 칩 안에 프로세서와 다양한 목적의 주변장치들을 집적하는 것을 말한다. 모터를 구동하기 위한 PWM신호 생성기를 하드웨어 설계언어(Hardware Description Language)로 구현하고 시뮬레이션을 통해 설계모듈을 검증하였다. 이렇게 검증한 PWM 생성기 모듈과 ARM922T Core를 합성하여 SoC를 설계하였다. PWM 생성기 모들을 구성하는 내부의 각 분분을 VerilogHDL로 코딩하여 심볼로 만들어 통합하는 방식으로 설계를 하였으며 실제 모터를 구동하기 위해서 프로세서가 동작할 수 있도록 C언어로 프로그램하여 함께 칩에 다운로드하여 테스트를 하였다. SoC를 기반으로한 시스템 설계의 장점은 시스템이 간단해지고 고속의 동작이 가능하며 회로의 검증 및 다양한 시뮬레이션이 용이하다는데 있다.

• Journal of information and communication convergence engineering
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• 제19권3호
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• pp.175-179
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• 2021

Enhancing the reliability of the system is important for recent system-on-chip (SoC) designs. This importance has led to studies on fault diagnosis and tolerance. Fault-injection (FI) techniques are widely used to measure the fault-tolerance capabilities of resilient systems. FI techniques suffer from limitations in relation to environmental conditions and system features. Moreover, a hardware-based FI can cause permanent damage to the target system, because the actual circuit cannot be restored. Accordingly, we propose a simulation-based FI framework based on the Verilog Procedural Interface for measuring the failure rates of SoCs caused by soft errors. We execute five benchmark programs using an ARM Cortex M0 processor and inject soft errors using the proposed framework. The experiment has a 95% confidence level with a ±2.53% error, and confirms the reliability and feasibility of using proposed framework for fault analysis in SoCs.

• 정보처리학회논문지C
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• 제19C권3호
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• pp.179-184
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• 2012

NIST(National Institute of Standards and Technology)는 SHA-2의 대체 알고리즘 부재로 SHA-3 개발 프로젝트를 진행 되고 있는 중 이다. 2010년 최종 라운드 후보 5개가 발표되었고, SHA-3 최종 라운드 5개의 후보에 대한 부채널 공격 시나리오가 제안되었다. 본 논문에서는 SHA-3 최종 라운드 후보 중 Skein에 대한 부채널 공격 시나리오를 32비트 레지스터를 사용하는 ARM Chip을 이용하여, 8 비트의 블록단위로 Divide and Conquer 분석이 가능함을 실험을 통해 증명한다. 9700개의 파형으로 128비트 키의 모든 비트를 찾을 수 있음을 실험으로 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.494-503
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• 2003

본 논문에서는 각종 전자화폐 및 신용카드를 수용할 수 있도록 WindowsCE 운영체제를 지원하고, 국제적인 표준인 ISO-7816과 호환 가능한 IC카드용 칩의 구현에 관해 기술하였으며, 고성능의 32비트 ARM720T Core와 AES(Advanced Encryption System) 암호 모듈을 내장한 IC카드 칩 의 구성 방법에 관해 제안하였다. 본 논문에서 제안한 IC카드 칩 은 T=0, T=1 프로토콜을 지원하는 6개의 ISO 7816 전용 인터페이스포함하고 있으며, 이중 2개는 사용자카드와의 인터페이스를 위해 사용되고 나머지 4개는 SAM 카드와 인터페이스를 위해 사용되도록 설계되었다. 본 논문에서 제안한 IC카드 인터페이스 칩 은 소프트웨어 기반의 인터페이스 칩 과 비교해 약 70%의 속도 향상을 얻을 수 있었으며, 하이닉스의 0.35um 공정을 이용해 제작 검증하였다.닉스의 0.35um 공정을 이용해 제작 검증하였다.

• 한국컴퓨터정보학회논문지
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• 제16권11호
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• pp.1-8
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• 2011

하나의 제품에 다양한 기능들이 복합적으로 통합하는 단일칩시스템 (System-on-a-Chip, SoC)의 설계 요구가 증가하는 반면, 시장이 요구하는 적기 출하 시점은 점점 짧아지고 있다. 따라서 이러한 요구를 만족시키기 위해서 소프트웨어와 하드웨어를 통합하여 검증하는 것이 무엇보다 중요하다. 이러한 하드웨어-소프트웨어 통합 검증을 조기에 수행하는 방법으로 IP(intellectual property) 재사용을 통한 가상 플랫폼 기반 설계 방법이 널리 연구되고 있다. 본 논문에서는 기존 ARM프로세서 기반 S3C2440A 시스템을 가상 플랫폼을 이용하여 재설계하고, JPEG 디코더를 S3C2440A 가상 플랫폼에 구현하여 성능을 평가하였다. 또한, ARM 프로세서 기반 인라인 어셈블리어를 이용하여 JPEG 디코더를 최적화하는 기법을 소개하였고, 이를 가상 플랫폼에 구현하여 성능 향상을 검증하였다. 이러한 가상 플랫폼 기반 설계를 통해 하드웨어 및 소프트웨어의 통합 검증이 가능하고, 시장 적기 출하(Time-to-Market) 요구에 신속히 대처할 수 있다.

• 전자공학회논문지SC
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• 제43권6호
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• pp.61-67
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• 2006

본 논문에서는 Tag 신호를 IEEE 802.11 통신 프로토콜을 통해서 데이터 및 영상처리가 가능한 PXA255 ARM칩을 내장한 임베디드 RFID Reader/Writer 시스템과 전송된 Tag 신호를 이용하여 D/B를 검색한 후 이를 IEEE 802.11 통신 프로토콜 통해서 임베디드 시스템에 전송하는 임베디드 RFID R/W 미들웨어를 개발하였다. 개발한 임베디드 형태의 RFID R/W 시스템은 PXA255 ARM칩을 중심으로 13.56Mhz의 RFID Reader/Writer, 서버와 데이터 통신을 위한 무선랜 및 TFT-LCD로 구성되어 있다. 임베디드 RFID R/W 시스템은 Tag 신호를 시리얼 단자로 통해 입력받으면 이를 무선랜을 이용하여 서버로 데이터를 전송하고 다시 서버로부터 처리된 결과 이미지 데이터를 받아서 TFT-LCD화면에 표시한다. 임베디드 RFID R/W 미들웨어는 RFID R/W 취득한 Tag 신호를 임베디드 시스템에 전송하고, 임베디드 시스템은 클라이언트 소켓 프로그램을 작동시켜 IEEE 802.11 통신 프로토콜을 통해 윈도우 서버에 접속한 후 Tag 신호를 전송한다. 윈도우 서버 프로그램은 Tag 정보를 이용하여 D/B를 검색한 후 이를 IEEE 802.11 통신 프로토콜을 통해서 임베디드 시스템의 TFT-LCD창에 표시할 수 있는 미들웨어를 개발하였다.

• Journal of information and communication convergence engineering
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• 제13권3호
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• pp.145-151
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• 2015

We describe in this paper a hardware-based improvement scheme of a real-time automatic speech recognition (ASR) system with respect to speed by designing a parallel feature extraction algorithm on a Field-Programmable Gate Array (FPGA). A computationally intensive block in the algorithm is identified implemented in hardware logic on the FPGA. One such block is mel-frequency cepstrum coefficient (MFCC) algorithm used for feature extraction process. We demonstrate that the FPGA platform may perform efficient feature extraction computation in the speech recognition system as compared to the generalpurpose CPU including the ARM processor. The Xilinx Zynq-7000 System on Chip (SoC) platform is used for the MFCC implementation. From this implementation described in this paper, we confirmed that the FPGA platform is approximately 500× faster than a sequential CPU implementation and 60× faster than a sequential ARM implementation. We thus verified that a parallelized and optimized MFCC architecture on the FPGA platform may significantly improve the execution time of an ASR system, compared to the CPU and ARM platforms.

• 한국정보통신학회논문지
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• 제16권3호
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• pp.635-642
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• 2012

본 논문에서는 치과용 통합공급장치를 실시간으로 제어 및 모니터링할 수 있고 그 결과를 Wi-Fi 무선랜 통신을 통해 송수신이 가능한 제어시스템을 개발하였다. 개발한 제어시스템은 안드로이드 운영체제를 내장하기 위해 S3C6410 ARM 칩을 이용하여 설계하였다. 개발한 제어시스템은 Wi-Fi 통신, RS485, 리녹스 2.6 및 안드로이드 운영체제 2.0을 내장하도록 보드를 개발하였다. 개발한 제어시스템은 치과용 통합공급장치에 내장되어 있는 정수기, 컴프레서, 석션을 실시간으로 제어하였다. 실험결과, 개발한 제어시스템은 각 제어기 모듈과 연계하여 정수기, 석션 및 컴프레서를 실시간으로 제어하였고, 그 상태 값을 RS485 통신을 이용하여 제어시스템에 실시간으로 표시하였다.

• 한국지능시스템학회논문지
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• 제21권5호
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• pp.595-601
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• 2011

본 논문에서는 영상 정보를 이용하여 로보커 팔위의 역진자의 밸런싱 제어를 한다. 로봇 팔위에 놓인 역진자의 각도는 카메라로 검출하고 검출된 각도 값은 제어기로 귀환되어 오차를 생성한다. 따라서 전체 제어루프는 폐회로 루프를 형성한다. 제어 성능을 높이기 위해 기존 선형제어기에 신경망 제어기를 더하였다. RBF 네트워크의 학습 알고리즘은 FPGA에 설계된 부동소수점 연산이 가능한 디지털 제어기에 의해 수행된다. 실험을 통하여 전체 시스템 성능을 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.629-638
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• 2005

시스템 온 칩 설계에서 온 칩 버스는 전체 시스템의 성능을 결정하는 중요한 요소이다. 특히 프로세서, DSP 및 멀티미디어 IP와 같이 보다 높은 버스 대역폭을 요구하는 IP가 사용될 경우 온 칩 버스의 대역폭 문제는 더욱 심각해진다. 이에 따라 최근 ARM 사에서는 고성능 온 칩 버스 구조인 ML-AHB 버스 매트릭스를 제안하였다. ML-AHB 버스 매트릭스는 시스템 내의 다중 마스터와 다중 슬레이브간의 병렬적인 접근 경로를 제공하여 전체 버스 대역폭을 증가시켜주고, 최근 많은 프로세서 요소들을 사용하는 휴대형 기기 및 통신 기기 등에 적합한 고성능 온 칩 버스 구조이다. 하지만 내부 컴포넌트인 입력 스테이지와 무어 타입으로 구현된 중재 방식으로 인해 마스터가 새로운 전송을 수행할 때 또는 슬레이브 레이어를 변경할 때 마다 항상 1 클럭 사이클 지연 현상이 발생된다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존 ML-AHB 버스 매트릭스 구조를 개선하였다. 기존 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 개선된 구조에 적합하도록 중재 방식을 변경하여 1 클럭 사이클 지연 문제를 해결하였다. 개선된 결과 4-beat incrementing 버스트 타입으로 다수의 트랜잭션을 수행할 경우, 기존 ML-AHB 버스 매트릭스에 비해 전체 버스 트랜잭션 종료 시간 및 평균 지연 시간이 각각 약 $20\%,\;24\%$ 정도 짧아졌다. 또한 FPGA의 슬라이스 수는 기존의 ML-AHB 버스 매트릭스보다 약 $22\%$ 정도 감소하였고, 클럭 주기도 약 $29\%$ 정도 짧아졌다.