• 한국정보통신학회논문지
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• 제12권11호
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• pp.2045-2049
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• 2008

본 논문에서는 AMBA 기반으로 사용될 수 있는 H.264용 High Profile Intra Prediction을 구조를 제안한다. 설계된 모듈은 한 매크로 블록 당 최대 306 cycle내에 동작한다. 제안된 Encoder 구조를 검증하기 위하여 JM 13.2로부터 reference C를 개발하였으며, reference C로부터 test vector를 추출하여 설계된 회로를 검증하였다. 우리는 Hardware cost를 줄이기 위하여 plan mode를 제거 하였고, SAD 계산 방법과 8 pixel 병렬처리 등을 사용하여 Hardware cost와 cycle을 줄이는 방법을 채택하였다. 제안된 회로는 Full HD1080@fps 영상을 133MHz clock에서 동작시킬 수 있으며, 합성결과 TSMC 0.18um 공정에 램 포함 25만gate크기 이다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2013년도 추계학술발표대회
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• pp.1525-1527
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• 2013

본 논문에서는 저시력자의 개선된 독서 환경을 제공하는 시각보조기기를 위한 실시간 영상처리 SoC(System on Chip) 하드웨어 구조 설계에 대해서 기술한다. 기존의 시각보조기기는 화면 영상이 실제 움직임보다 늦게 출력되는 잔상 현상이 발생하며, 색 변환 기능도 제한적이다. 따라서 본 논문에서 제안하는 실시간 영상처리 SoC 하드웨어 구조는 데이터 연산을 최소화함으로써 잔상 현상이 감소되며, 저시력자를 위한 다양한 색상 모드를 지원한다. 제안하는 영상처리 SoC 하드웨어 구조는 Core-A 모듈, Memory Controller 모듈, AMBA AHB bus 모듈, ISP(Image Signal Processing) 모듈, TFT-LCD Controller 모듈, VGA Controller 모듈, CIS Controller 모듈, UART 모듈, Block Memory 모듈로 구성된다. 시각보조기기를 위한 실시간 영상처리 SoC 하드웨어 구조는 Virtex4 XC4VLX80 FPGA 디바이스를 이용하여 검증하였으며, TSMC 180nm 셀 라이브러리로 합성한 결과 동작주파수는 54MHz, 게이트 수 197k이다.

• 반도체디스플레이기술학회지
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• 제21권4호
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• pp.27-32
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• 2022

RISC-V is an open instruction set architecture (ISA) developed in 2010 at UC Berkeley, and active research is being conducted as a processor to compete with ARM. In this paper, we propose an SoC system including an RV32I ISA-based 32-bit 5-stage pipeline processor and AHB bus master. The proposed RISC-V processor supports 37 instructions, excluding FENCE, ECALL, and EBREAK instructions, out of a total of 40 instructions based on RV32I ISA. In addition, the RISC-V processor can be connected to peripheral devices such as BRAM, UART, and TIMER using the AHB-lite bus protocol through the proposed AHB bus master. The proposed SoC system was implemented in Arty A7-35T FPGA with 1,959 LUTs and 1,982 flip-flops. Furthermore, the proposed hardware has a maximum operating frequency of 50 MHz. In the Dhrystone benchmark, the proposed processor performance was confirmed to be 0.48 DMIPS.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.9-18
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• 2005

본 논문은 OCP(Open Core Protocol)에 호환되는 파이프라인 구조를 가진 시스템 버스와 MPEG 시스템에 적합한 메모리 버스로 구성된 계층 구조를 가지는 새로운 동기 세그먼트 버스를 제안한다. 이 구조는 MPEG 시스템의 모바일 제품에 사용되는 영상 데이터 처리를 위한 메모리 인터페이스에 기반을 둔 버스 구조와 멀티 마스터와 멀티 슬레이브를 사용하여 고성능의 다중 처리를 위한 양방향 다중 버스 구조(hi-direction multiple bus architecture)를 가진다. 효율적인 데이터 처리를 위하여 파이프라인 스테이지와 결합된 마스터와 슬레이브의 주소번지가 latency를 결정하며, 시스템의 특성에 따라서 각각의 IP 코어를 배치하였다. 제안된 버스는 저전력 구현을 위하여 세그먼트 버스 구조를 가지고, 멀티미디어 SoC 시스템의 성능 저하 없이 다중 작업이 가능한 구조를 가지며 확장이 가능하다. 제안된 버스 구조는 AMBA와 비교하였을 때 bandwidth는 3.7배 증가하였고 latency는 0.25배 감소하였다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.105-116
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• 2008

오늘날의 시스템-온-칩(SoC)은 짧은 제품 생산 주기를 맞추기 위하여 재사용 가능한 IP 코아들을 이용하여 설계한다. 그러나 고집적 칩을 생산하는데 있어 증가한 칩의 테스트 비용은 큰 문제가 된다. 본 논문에서는 Advanced High-performance Bus(AHB)와 Peripheral Component Interconnect(PCI) 버스를 위한 온/오프-칩 버스 브리지를 이용한 효율적인 테스트 접근 메커니즘을 제시한다. 본 기술은 독립적인 테스트 입력 경로와 출력 경로를 제공하고 버스 방향 전환을 위한 턴어라운드 지연시간을 없앰으로써 테스트 시간을 매우 줄였다. 실험 결과는 면적 오버헤드와 기능적 구조적 테스트 모두 에서의 시간이 줄어들었음을 보여준다 제안하는 기술은 다른 종류의 온/오프-칩 버스 브리지에도 적용 가능하다.

• 한국정보통신학회논문지
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• 제14권9호
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• pp.2078-2082
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• 2010

일반적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있다. 기존의 중재 방식들은 버스 우선권을 주로 고려하였으며 실제 버스 상에 점유율은 고려하지 않았다. 본 논문에서는 마스터별 버스 점유율을 연산하는 블록을 이용하는 버스중재 방식을 제안하고, Throughput을 통해 다른 중재 방식과 비교하여 성능을 검증하였다. 성능분석결과, 본 연구에서 제안하는 점유율 고려 중재방식은 목표로 설정한 버스 점유율인 40%, 20%, 20%, 20%와 일치하는 우수한 시뮬레이션 결과값을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.80-86
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• 2010

전형적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식 을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있는데, 버스 우선권이 주로 고려되어 있다. 본 논문에서는 마스터별 버스 점유율을 연산하는 블록을 이용하는 버스중재 방식을 제안하고, TLM(Transaction Level Model)을 통해 다른 중재 방식과 비교하여 성능을 검증하였다. 성능분석 결과, 기존의 Fixed Priority 방식과 Round-Robin 방식은 버스점유율을 설정할 수 없었으며 기존의 TDMA, Lottery 중재방식의 경우에는 100,000 사이클 이상에서 사용자가 설정한 버스점유율과 비교하여 각각 최대 50%, 70%의 오차가 발생하였다. 반면에 점유율 고려 중재방식의 경우에는 약 1000 사이클 이후부터 사용자가 설정한 버스점유율과 비교하여 1% 이하의 오차를 유지하였다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.86-93
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• 2010

반도체 공정 및 설계 기술의 발전에 따라 SoC에 보다 많은 기능이 포함되고 데이터 전송량 또한 급격히 증가하고 있다. 이에 따라 SoC 내부의 온 칩 네트워크에서 데이터 전송 속도가 전체 시스템의 성능에 큰 영향을 미치게 되어 이와 관련된 연구가 활발하게 진행되고 있다. 기존의 AHB를 대체하기 위한 온 칩 네트워크 프로토콜로 AXI와 OCP가 대표적으로 거론되고 있으나 전송 성능을 증가시키기 위해 신호선의 수가 크게 증가하여 인터페이스와 네트워크 하드웨어 설계가 매우 어렵고 기존에 널리 사용되던 AHB와 다른 프로토콜과의 호환성도 좋지 않다. 본 논문에서는 이를 개선하기 위한 새로운 온 칩 네트워크 프로토콜을 제안한다. 제안된 프로토콜은 신호선의 수를 기존의 AHB보다 줄이고 AXI 등 다른 프로토콜과의 호환성도 고려하였다. 성능 분석결과 AXI보다는 조금 떨어지는 성능을 보여주고 있으나 8-버스트 이상의 전송에서는 큰 차이가 없고 신호선 수대비 성능에서는 월등히 우수함을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.15-21
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• 2008

SoC와 같이 많은 컴포넌트로 구성된 버스 토폴로지(topology)에서는 여러 버스가 계층적으로 나누어져 있으며, 버스간에는 브릿지로 연결되어 있다. 브릿지 토폴로지는 버스 내에서 컴포넌트의 동시 통신이 가능하기 때문에 버스의 성능을 획기적으로 향상시킬 수 있다. 그러나 버스간의 데이터 전송이 발생할 때, 브릿지 블록에서 레이턴시가 증가할 수 있다. 본 연구에서는 다양한 종류의 브릿지 토폴로지에 대해 살펴보고, 각각의 장단점을 분석해 보았으며, 성능, IP의 재사용, 타이밍 마진, 게이트 수, 설계 마진 등의 측면에서 우수한 성능을 보여주고 있는 플라잉 브릿지 토폴로지에 대해 제안하고 있다. 기존 버스 브릿지는 단지 버스간의 데이터를 교환하는 역할을 하지만, 플라잉 브릿지는 버스와 슬레이브 간에 직접 통신을 통해 데이터 전송하는 특징을 갖는다. 위와 같은 직접 통신방법은 공용버스의 트래픽 부담을 줄일 수 있으며 고성능의 브릿지 통신을 가능하게 할 수 있다.

• 한국근적외분광분석학회:학술대회논문집
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• 한국근적외분광분석학회 2001년도 NIR-2001
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• pp.1126-1126
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• 2001

The paper presented here is the initial part of a larger study, in which it was determined which quality parameters in cheese powder could already be predicted by NIR at an early stage in the process and which could only be predicted at the final stages of the process. This initial study was performed in order to establish the levels and nature of variation within and between batches such that the subsequent data collection could be tackled optimally. The perspectives evolved into more than was originally planned and revealed some interesting uses of NIR-technology. Cheese powder production starts as a batch process, where waste cheese from other dairies is melted down in a vat. The process then turns into a continual process as the vat is emptied and the melted cheese is then filtered, homogenized, pasteurized and finally spray dried. Between each batch the powder is to a greater or lesser degree a mixture of 2 batches. This paper is divided into 2 aspects, one regarding the optimization of sampling time and the other is a study of process dynamics. Optimizing sampling time This initial study included 9 powder samples from 9 different batches produced during one day. The raw materials for the batches were chosen with the aim of creating a relatively high level of variation in the data. The total of 81 samples were taken out at regular intervals and spectra were collected on a NIR-systems 6500 instrument. The subsequent reduction of the data by PCA to score values shows the power of NIR as a tool to determine not only when samples are representative of a certain batch, but also which batches are stable enough to include in a further study. Studying process dynamics To take this experiment a step further 1 of the 81 samples were sent to the laboratory for further analyses. The samples were chosen on the criteria that they covered the spectral variation in the dataset. These samples were analysed for 4 chemical components and 5 physical attributes, which are essential for describing the quality of the product. The latent structure of the 7 samples, using the chemical and physical variables, is totally comparable to the latent structure of the NIR spectra. This outcome makes it possible to describe the dynamics of one day's production both chemically and physically with relatively little resources. Additionally it raises the question as to whether reference values are needed, as the latent structure of the NIR-spectra appears to be sufficient in providing information on the quality of the product. To be able to use NIR in this way would require defining quality limits in the principal component space as opposed to each of the reference values. The potential of NIR applied in an explorative fashion with batch processes opens a whole new gateway for the use of this technology. This study explains yet again after so many years in the field “why I'm crazy about NIR!”.