• 전자공학회논문지CI
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• 제40권4호
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• pp.214-221
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• 2003

본 논문에서는 H.261과 H.263 표준을 모두 만족하는 영상 코텍을 임베디드 시스템에서 구현한다. 효율적인 실시간 처리를 위하여, 영상 코덱은 하드웨어 모듈과 소프트웨어 모듈로 구분되어 임베디드 시스템에서 통합 설계된다. 소프트웨어 모듈은 실시간 운영체제와 RISC 프로세서를 이용하여 수행되며, 하드웨어 모듈과 연동하여 실시간으로 영상을 압축하고 복원한다. 시스템 버스로는 AMBA AHB가 사용되며 하드웨어 모듈은 AMBA AHB의 마스터(master)와 슬레이브(slave)의 역할을 모두 수행한다. 영상 압축과정을 실시간으로 처리하기 위하여 인코더의 하드웨어 모듈은 파이프라인으로 설계된다. 구현된 영상 코덱은 H.261과 H.263 표준에 준하여 33㎒의 동작 주파수에서 1초 동안에 CIF 화면 15장을 동시에 압축하고 복원한다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.86-93
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• 2010

반도체 공정 및 설계 기술의 발전에 따라 SoC에 보다 많은 기능이 포함되고 데이터 전송량 또한 급격히 증가하고 있다. 이에 따라 SoC 내부의 온 칩 네트워크에서 데이터 전송 속도가 전체 시스템의 성능에 큰 영향을 미치게 되어 이와 관련된 연구가 활발하게 진행되고 있다. 기존의 AHB를 대체하기 위한 온 칩 네트워크 프로토콜로 AXI와 OCP가 대표적으로 거론되고 있으나 전송 성능을 증가시키기 위해 신호선의 수가 크게 증가하여 인터페이스와 네트워크 하드웨어 설계가 매우 어렵고 기존에 널리 사용되던 AHB와 다른 프로토콜과의 호환성도 좋지 않다. 본 논문에서는 이를 개선하기 위한 새로운 온 칩 네트워크 프로토콜을 제안한다. 제안된 프로토콜은 신호선의 수를 기존의 AHB보다 줄이고 AXI 등 다른 프로토콜과의 호환성도 고려하였다. 성능 분석결과 AXI보다는 조금 떨어지는 성능을 보여주고 있으나 8-버스트 이상의 전송에서는 큰 차이가 없고 신호선 수대비 성능에서는 월등히 우수함을 확인하였다.

• 한국통신학회논문지
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• 제35권9A호
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• pp.868-873
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• 2010

H.264/AVC 비디오 압축 표준은 DMB, 디지털 TV 및 각종 차세대 방송, 통신 및 가전 분야에 채택 되어 왔고, 최근 감시카메라용 DVR 분야에서도 사실상의 표준으로 자리 잡아가고 있다. PC 기반 DVR의 경우 PC와의 데이터 전송 채널은 통상적으로 PCI 버스를 이용하는 반면, SOC용으로 사용되는 H.264/AVC 코덱은 대개 AMBA 버스를 기반으로 하여 호스트 인터페이스가 수행된다. 본 논문에서는 AHB 버스를 시스템 버스로 이용하는 H.264/AVC 코덱을 효과적으로 PCI 버스로 연결해 주기 위한 인터페이스 모듈 설계 및 실험 결과를 제시하였다.

• 반도체디스플레이기술학회지
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• 제21권4호
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• pp.27-32
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• 2022

RISC-V is an open instruction set architecture (ISA) developed in 2010 at UC Berkeley, and active research is being conducted as a processor to compete with ARM. In this paper, we propose an SoC system including an RV32I ISA-based 32-bit 5-stage pipeline processor and AHB bus master. The proposed RISC-V processor supports 37 instructions, excluding FENCE, ECALL, and EBREAK instructions, out of a total of 40 instructions based on RV32I ISA. In addition, the RISC-V processor can be connected to peripheral devices such as BRAM, UART, and TIMER using the AHB-lite bus protocol through the proposed AHB bus master. The proposed SoC system was implemented in Arty A7-35T FPGA with 1,959 LUTs and 1,982 flip-flops. Furthermore, the proposed hardware has a maximum operating frequency of 50 MHz. In the Dhrystone benchmark, the proposed processor performance was confirmed to be 0.48 DMIPS.

• 전기전자학회논문지
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• 제28권1호
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• pp.116-122
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• 2024

AMBA AHB-Lite 버스는 저전력 및 경제성 측면에서 SoC에 널리 사용되는 온칩 버스 프로토콜이다. 하지만 이 프로토콜은 종단간 데이터 무결성을 위한 에러 검출 및 정정이 불가능하다. 이로 인해 자동차와 같이 열악한 환경에서 동작하는 경우에 데이터 변질과 시스템 불안정을 일으킬 수 있다. 이러한 문제를 해결하기 위해 본 논문에서는 AMBA AHB-Lite 버스에 SEC-DED(Single Error Correction-Double Error Detection)를 적용하는 방법을 제안한다. 이는 전송 중 발생하는 데이터 에러를 실시간으로 감지하고 정정하여 종단간 데이터 무결성을 강화한다. 시뮬레이션 결과, 에러가 일어나도 실시간으로 이를 감지하고 정정하여 차량용 온칩 버스에서 종단간 데이터 무결성을 강화하는 것을 확인하였다.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제7권1호
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• pp.77-84
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• 2007

In this paper, Takagi-Sugeno (TS) fuzzy integral control is investigated to regulate the output voltage of an asymmetric half-bridge (AHB) DC/DC converter; First, we model the dynamic characteristics of the AHB DC/DC converter with state-space averaging method and small perturbation at an operating point. After introducing an additional integral state of the output regulation error, we obtain the $5^{th}$-order TS fuzzy model of the AHB DC/DC converter. Second, the concept of the parallel distributed compensation is applied to design the fuzzy integral controller, in which the state feedback gains are obtained by solving the linear matrix inequalities (LMIs). Finally, simulation results are presented to show the performance of the considered design method as the output voltage regulator and compared to the results for which the conventional loop gain method is used.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.24-31
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• 2007

현재까지 다수의 버스 프로토콜과 구조가 발표되었지만, 대부분 공유 버스 구조를 가져 시스템 성능 저하의 원인이 되었다. 기존의 공유버스가 갖는 문제점들을 해결하기 위해 고성능의 버스 프로토콜인 SNP (SoC Network Protocol)와 버스 구조인 SNA (SoC Network Architecture)가 제안되었는데, 이를 수정/개선한 버스 구조를 제안하고자 한다. 개선된 SNA는 다중 마스터의 다중 버스 요청에 대해 다중 라우팅을 지원함으로써 성능을 향상시켰으며, 내부 라우팅 로직의 최적화로 면적을 감소시켰다. 또한 성능감소 없이 AMBA AHB 프로토콜과 완벽히 호환 가능한 XSNP(Extended SNP)를 인터페이스 프로토콜로 사용한다. 현재 라우팅 로직을 최적화하여 개선된 SNA의 하드웨어 복잡도가 크게 증가하지 않았고, 기존 SNP를 사용하는 IP는 호환성 문제나 성능 감소 없이 개선된 SNA를 통해 통신할 수 있다. 더불어, SNA는 AMBA AHB와 인터커넥트 버스 매트릭스를 대체할 수 있으며, 다중 채널을 동시에 보장하고 다양한 토플로지를 지원가능 하도록 설계되어 사용하는 IP 수에 따라 설계자에 의해 다양한 토플로지를 선택할 수 있다. 한편, SNA는 적은 수의 인터페이스 와이어를 가지기 때문에 오프 칩 버스로도 사용될 수 있다. 제안된 버스 구조는 시뮬레이션과 어플리케이션 동작을 통해 검증이 완료되었다.

• 구강회복응용과학지
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• 제40권1호
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• pp.1-12
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• 2024

목적: 세 가지 칼슘 실리케이트 계열 실러가 흰쥐 하악골 조직에 미치는 영향을 조직학적으로 평가하고자 하였다. 연구 재료 및 방법: 흰쥐의 하악골에 와동을 형성하고 즉시 또는 2주 후 희생한 군, 와동에 CeraSeal (CS), AH Plus Bioceramic (AHB), One-Fil (OF) 실러를 각각 주입하여 2주 후 희생한 군으로 무작위 배정하였다. 모든 군을 조직 처리하고 현미경 하에서 와동 내외 평균 골 면적 분율(%)을 계산하고 파골세포를 계수하였고, 각 군의 결과를 비교하고 일원분산 분석 및 Tukey's test로 통계 분석하였다. 결과: 와동 형성 2주 후 희생한 대조군과 AHB 실러 주입 2주 후 희생한 군에서 와동 내 골조직 형성과 파골세포의 존재를 확인할 수 있었고, 다른 군들에 비해 유의하게 높은 와동 내 골 면적 분율(%)을 보여주었다. 다른 군들에서는 와동 내 어떠한 염증이나 이물 반응이 나타나지 않고 파골세포 또한 관찰되지 않았다. 결론: 실험에 사용된 칼슘 실리케이트 계열 실러는 흰쥐 하악골에 주입하였을 때 양호한 골조직 반응을 보였고, 특히 AHB에서 더 높은 와동 내 골조직 형성이 관찰되었다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.343-350
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• 2016

본 논문에서는 감염된 IP로부터 악성 공격을 감지하고 예방하기 위한 안전하고 효율적인 온칩버스를 기술한다. 대부분의 상호-연결 시스템(온칩버스)은 모든 데이터와 제어 신호가 밀접하게 연결되어있기 때문에 하드웨어 말웨어 공격에 취약하다. 본 논문에서 제안하는 보안 버스는 개선된 아비터, 어드레스 디코딩, 마스터와 슬레이브 인터페이스로 구성되며, AHB (Advanced High-performance Bus)와 APB(Advance Peripheral Bus)를 이용하여 설계되었다. 또한, 보안 버스는 매 전송마다 아비터가 마스터의 점유율을 확인하고 감염된 마스터와 슬레이브를 관리하는 알고리즘으로 구현하였다. 제안하는 하드웨어는 Xilinx ISE 14.7을 사용하여 설계하였으며, Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 검증하였다. TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 약 39K개의 게이트로 구현되었으며 최대 동작주파수는 313MHz이다.

• 전기전자학회논문지
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• 제23권2호
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• pp.388-394
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• 2019

블록암호 알고리듬 ARIA와 AES 그리고 해시 함수 Whirlpool을 단일 하드웨어로 통합 구현한 AAW(ARIA- AES-Whirlpool) 크립토 코어를 Cortex-M0 CPU에 슬레이브로 인터페이스한 보안 SoC(System-on-Chip) 설계에 대해 기술한다. AAW 크립토 코어는 ARIA, AES, Whirlpool의 알고리듬 특성을 이용한 하드웨어 공유를 통해 저면적으로 구현되었으며, 128-비트와 256-비트의 키 길이를 지원한다. 설계된 보안 SoC 프로토타입을 FPGA 디바이스에 구현하고, 하드웨어-소프트웨어 통합 검증을 하였다. AAW 크립토 코어는 5,911 슬라이스로 구현이 되었으며, AAW 크립토 코어가 포함된 AHB_Slave는 6,366 슬라이스로 구현되었다. AHB_Slave의 최대 동작 주파수는 36 MHz로 예측되었으며, ARIA-128, AES-128의 데이터 처리율은 각각 83 Mbps, 78 Mbps이고, Whirlpool 해시 함수의 512-비트 블록의 처리율은 156 Mbps로 평가되었다.