• 대한전자공학회논문지SD
• /
• 제47권8호
• /
• pp.56-63
• /
• 2010

본 논문에서는 DVB-H, DVB-T, SDMB 및 TDMB 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 모바일 영상 시스템 응용을 위한 12비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도 및 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 첫 번째 및 두 번째 MDAC 사이에 적용된 증폭기 공유기법은 기존의 증폭기 공유 시 입력 단을 리셋하지 않아 발생하였던 메모리 효과를 제거하기 위해 두개의 입력 단을 사용하였으며, 위상 일부가 중첩된 클록을 사용하여 스위칭 동안 발생하는 글리치를 최소화하여 출력 신호의 정착 시간 지연 문제를 줄였다. 마지막 단으로 사용되는 6비트 FLASH ADC에는 효과적인 2단 기준 전압 선택 기법을 적용하여 소비되는 전력 소모 및 면적을 줄였다. 제안하는 ADC는 0.13um 1P7M CMOS 공정으로 제작되었으며, 면적은 0.92 $mm^2$이고, 측정된 DNL 및 INL은 각각 0.40LSB, 1.79LSB의 최대값을 갖으며, 동적성능은 100MS/s의 동작속도에서 각각 최대 60.0dB의 SNDR과 72.4dB의 SFDR을 보여준다. 전력 소모는 1.0V 전원 전압 및 100MS/s 동작속도에서 24mW이며, FOM은 0.29pJ/conv.으로 최근까지 발표된 12비트 100MS/s급 ADC 중에서 가장 우수한 성능을 보여준다.

• 대한전자공학회논문지SD
• /
• 제45권3호
• /
• pp.60-68
• /
• 2008

본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.

• Investigative Magnetic Resonance Imaging
• /
• 제8권1호
• /
• pp.42-49
• /
• 2004

목적 : 자기공명영상시스템에서 양자화잡음을 분석하였다. 신호대양자화잡음비를 이론적으로 유도하였고 다양한 자기공명영상시스템에서 신호대양자화잡음비를 계산하였다. 이러한 계산으로부터 고자장영상시스템에서는 양자화잡음이 전체시스템의 신호대잡음비를 결정짓는 주된 잡음원이 될 수 있음을 보였다. 하드웨어의 교체없이 양자화잡음을 줄일 수 있는 방법들을 제시하였다. 대상 및 방법 : 자기공명영상에서 사용되는 Fourier 영상기법에서는 위상 및 주파수 인코딩 방법으로 자기공명신호를 공간주파수 형태의 신호로 변환하여 측정하게 된다. 따라서 공간주파수 영역에서 발생하는 양자화잡음을 재구성된 영상에서의 신호대양자화잡음비로 나타내었다. 컴퓨터 시뮬레이션 및 실험을 통하여 유도된 식의 타당성을 보였다. 결과 : 유도된 식을 이용하여 다양한 주 자장 및 수신 시스템에 대하여 신호대양자잡음비를 계산하였다. 양자화잡음은 신호의 크기에 비례하여 증가하므로 상대적으로 신호가 큰 고자장 시스템에서 보다 큰 문제점으로 부각될 수 있다. 많은 수신 시스템에서 채택하고 있는 16 bits/샘플 양자기로는 양자화 잡음이 고자장 시스템에서 기대되는 신호대잡음비의 향상을 제한할 수 있는 주된 잡음원이 될 수 있음을 보였다. 결론 : fMRI나 spectroscopy를 위하여 자기공명영상의 주 자장은 지속적으로 높아지고 있다. 고자장에서는 신호가 커지고, susceptibility와 스펙트럼의 분리가 커져서 fMRI 나 spectroscopy에 유리한 면이 많다. 양자화잡음은 신호의 크기에 비례하여 증가하기 때문에 만약 양자기의 변환 비트가 충분히 크지 않을 경우 양자화잡음이 커져 신호의 증가에 비례하는 신호대잡음비의 향상을 이룰 수 없다. 이 논문에서는 신호대양자화잡음비를 이론적으로 유도하고, 다양한 자장의 세기 및 수신 시스템에 대하여 신호대양자화잡음비를 계산함으로써 고자장에서, 특히 상대적으로 신호가 큰 3차원영상에서 , 양자화잡음이 전체 시스템의 신호대잡음비를 제한할 수 있는 주된 잡음원이 될 수 있음을 보였다. 근원적인 해결책은 아닐 수 있으나 oversampling과 에코의 센터를 비껴가는 샘플링으로 하드웨어의 향상없이 양자화잡음을 줄일 수 있는 방법을 제시하였다.

• 대한전자공학회논문지SD
• /
• 제46권3호
• /
• pp.75-85
• /
• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 대한전자공학회논문지SD
• /
• 제46권3호
• /
• pp.60-68
• /
• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.