• 한국통신학회논문지
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• 제29권9A호
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• pp.1101-1107
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• 2004

본 논문은 통신 시스템에서 오류 검출을 위해 널려 사용되고 있는 Cyclic Redundancy Check (CRC) 회로의 병렬 구현을 위한 새로운 회로 축소 알고리즘 및 설계 기술을 소개한다. 논리 수준을 최소화하여 CRC 속도를 증진시키기 위해서 입력데이터와 CRC 내부 신호를 두 개 단위로 그룹화 하는 새로운 알고리즘을 개방하였다 성능 평가를 위해 16 비트와 32 비트 CRC 를 PLD (Programmable Logic Device) 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존에 제시되었던 방법보다 성능이 향상되었음을 보여준다.

• 전자공학회논문지
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• 제51권6호
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• pp.124-131
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• 2014

본 논문은 무선 개인영역네트워크 환경에서 중계 프로토콜 기능을 가진 시분할다중접속방식(TDMA)의 적응형 기저대역 중계모뎀을 설계한 내용을 기술한다. 설계한 기저대역 중계모뎀은 마스터 동기 신호에 의해 제어되며 최대 14홉의 중계 네트워크를 구성할 수 있다. 효과적인 데이터 중계 통신을 위해 단일포트 메모리에서 우선권을 사용하여 내부 버퍼 설계를 최적화하였다. 그리고 메모리 버스 제어기는 합성된 게이터 수를 최소화시킬 수 방법으로 설계하였다. 협대역 TDMA 중계 통신의 동기 기능을 구현하기 위하여 네트워크 슬롯 동기회로와 프레임 동기회로를 분리하여 게이트수를 줄였다. 이 방법을 사용하여 9만 게이트의 Xilinx FPGA XC6SLX9에서 약 37%(34,000게이트)를 사용하였다. 32비트 싱크워드를 사용한 1024비트 프레임의 통신 수신율은 약 96.4%이다. 설계된 기저대역 중계모뎀을 사용하여 14홉의 중계에서 측정한 최대전송지연시간은 230.4ms이다.

• 한국위성정보통신학회논문지
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• 제9권2호
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• pp.18-22
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• 2014

위성 통신은 지상 무선국과 위성 사이의 통신으로, 지상 무선국을 유기적으로 활용함으로써 효율적인 위성 통신이 가능하다. 무선 통신은 이동성, 지형 및 방해 신호가 중요한 성능 결정 요인이며, 그리드 네트워크의 한 요소이다. 따라서 그리드 네트워크의 지속적인 연구 성과를 차기 위성 통신에 적용할 수 있을 것이다. 군 통신은 무선 시스템을 기반으로 사용하기에, 군 통신에서 많이 사용하고 있는 라우팅 프로토콜, OSFP (Open Short Path First) 를 적용하여 그리드 네트워크의 성능 향상을 위한 시뮬레이션을 실시하였다. 본 논문에서는 BER (Bit Error Rate) 및 라우터 수에 따른 성능 변화와 그에 의한 네트워크의 MSS (Maximum Segment Size)를 연구하였으며, 그 결과를 제시하였다. 연구 결과를 통하여 다양한 BER 및 라우터 수에서 최적의 MSS를 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1847-1855
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• 2012

클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.149-155
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• 2015

본 논문에서는 선형성이 개선된 5MHz의 샘플링 주파수를 가지는 10-비트 디지털/아날로그 변환기를 제안한다. 제안하는 디지털/아날로그 변환기는 10-비트 R-2R 기반 디지털/아날로그 변환기, rail-to-rail 입력 범위의 차동 전압증폭기를 이용하는 출력버퍼, 그리고 바이어스 전압을 위한 밴드-갭 기준전압 회로로 구성된다. R-2R 디지털/아날로그 변환기의 2R 구현에 스위치를 위해 사용되는 인버터의 turn-on 저항 값을 포함하여 설계함으로 선형성을 개선시킨다. DAC의 최종 출력 전압 범위는 출력버퍼에 차동전압증폭기를 이용함으로 R-2R의 rail-to-rail 출력 전압으로부터 $2/3{\times}VDD$로 결정된다. 제안된 디지털/아날로그 변환기는 1.2V 공급전압과 1-poly, 8-metal을 이용하는 130nm CMOS 공정에서 구현되었다. 측정된 디지털/아날로그 변환기의 동적특성은 9.4비트의 ENOB, 58dB의 SNDR, 그리고 63dBc의 SFDR이다. 측정된 DNL과 INL은 -/+0.35LSB 미만이다. 제작된 디지털/아날로그 변환기의 면적과 전력소모는 각각 $642.9{\times}366.6{\mu}m^2$과 2.95mW이다.

• 한국통신학회논문지
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• 제35권12C호
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• pp.965-970
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• 2010

한 셀에 2비트를 저장하는 낸드 플래시 메모리에서는 한 셀에 저장되는 전압의 양을 4-레벨로 나누어 데이터를 구분한다. 이 4-레벨을 낮은 전압부터 각각 E, P1, P2, P3라고 할 때, 인접한 두 셀이 각각 E와 P3 레벨로 저장하게 되면, 통계적으로 이 부분에서 많은 데이터의 오류가 발생한다. 따라서 본 논문에서는 인접한 두 셀의 값이 E와 P3의 패턴이 연속해서 나오지 않게 하는 부호화 방법을 통해 연속된 셀에서 E와 P3가 붙어 나오는 패턴을 제거한다. 본 논문에서는 5심볼과 6심볼의 코드워드일 때의 부호/복호 방법을 소개한다. 5심볼을 만드는 부호화 방법은 입력 데이터가 9비트이며, 패리티는 1비트이고 부호율은 0.9 (9/10) 이다. 또한, 6심볼을 만드는 부호화 방법은 입력 데이터가 11비트 이며, 패리티는 1비트이며, 부호율은 0.916 (11/12) 이다.

• 한국정보통신학회논문지
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• 제9권5호
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• pp.1123-1131
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• 2005

장거리 $8{\times}40$ Gbps 파장 분할 다중 시스템에서 색 분산과 자기 위상 변조에 의해 왜곡된 광 펄스를 최상으로 보상할 수 있는 최적의 광 위상 공액기 (OPC ; Optical Phase Conjugator)의 위치를 수치적 방법으로 살펴보았고, 이 위치에서의 전체 채널의 눈 열림 패널티 (EOP ; Eye Opening Penalty)와 비트 에러율 (BER ; Bit Error Rate) 특성을 OPC가 전체 전송 거리의 중간에 위치한 경우 (MSSI ; Mis-Span Spectral Inversion)와 비교해 살펴보았다. 먼저 OPC를 이용해 왜곡된 광 신호를 보상하는 WDM 시스템에서 모든 채널의 최상의 보상을 수행하기 위해서는 전송하고자 하는 변조 파형의 형식과 광섬유 분산 계수와 관련하여 OPC의 위치가 전체 전송 거리의 중간이 아닌 다른 곳으로 이동되어야만 하는 것을 확인할 수 있었다. 아울러 최적 OPC 위치를 갖는 WDM 시스템을 이용한 경우 수신측에서의 광 신호의 EOP 특성은 채널에 따라 다소 차이가 있을 수 있지만, BER 특성은 거의 동일하다는 것을 확인할 수 있었다.

• 한국위성정보통신학회논문지
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• 제9권2호
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• pp.23-27
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• 2014

본 논문에서는 DVB-S3 시스템에 정의되어 있는 64-APSK 변조 방식에 대한 연판정 비트 검출 기법을 제안한다. 본 논문에서 제안한 방식은 심볼을 구성하고 있는 각 비트에 대하여 경판정 경계(hard decision threshold; HDT) 선을 이용한 방법으로써, 수신단에서 검출된 심볼과 HDT 선과의 거리를 연판정 값으로 계산하는 것이다. HDT가 간단하게 결정될 경우 복잡도는 기존의 지수적 복잡도를 요구하는 최우(maximum likelihood; ML) 검출 기법에 비하여 매우 급격히 감소될 수 있다. 이러한 점을 고려하여, 본 논문에서는 먼저 64-APSK에 대한 각 구성 비트별 HDT 선을 유도하고, 이를 이용하여 연판정 비트 값을 계산할 수 있는 방법을 제안한다. 연판정 입출력을 필요로 하는 터보부호를 이용하여 ML 기법과 성능을 비교한 결과, 본 논문에서 제시한 방법은 ML 기법보다 적은 복잡도를 가지고 거의 유사한 성능을 도출할 수 있음을 보였다.

• 한국통신학회논문지
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• 제31권11C호
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• pp.1037-1043
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• 2006

본 논문에서는 차세대 대용량 데이터 저장장치로 부각되고 있는 홀로그래픽 데이터 저장장치를 위한 2차원 변조코드를 제안한다. 단위 면적당 기록 밀도의 증가로 인한 인접 심볼간 간섭과 3차원적인 홀그래픽 저장으로 인한 페이지간 섭 등에 강인한 성능을 갖도록 같은 페이지 내의 1과 0의 개수가 거의 동일하도록 설계하였으며, 또 가능한 많은 1과 0의 천이가 일어나도록 설계하였다. 제안된 코드의 코드율은 5/9로서 기존의 4/9 코드보다 25%의 코드율 개선을 하였다.

• 한국통신학회논문지
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• 제39A권2호
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• pp.86-91
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• 2014

Holographic data storage (HDS) has a number of advantages, including a high transmission rate through the use of a charge coupled device array for reading two-dimensional (2D) pixel image data, and a high density capacity. HDS also has disadvantages, including 2d intersymbol interference by neighboring pixels and interpage interference by multiple pages stored in the same holographic volume. These problems can be eliminated by modulation codes. We propose a 7/9 error-correcting modulation code that exploits a Viterbi-trellis algorithm and has a code rate larger (about 0.778) than that of the conventional 6/8 balanced modulation code. We show improved performance of the bit error rate with the proposed scheme compared to that of the simple 7/9 code without the trellis scheme and the 6/8 balanced modulation code.