• Journal of the Korean Society of Food Science and Nutrition
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• v.38 no.8
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• pp.1124-1129
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• 2009

Quality characteristics of lotus root pickle added with beet water extract were investigated. Lotus root slices were salted with NaCl, soaked into pickling solution, and then stored at $20^{\circ}C$. Throughout the whole storage periods, pH, acidity, saltiness of pickles (control, 10% beet extract, 20% beet extract, 30% beet extract, 40% beet extract) ranged 3.45$\sim$3.51, 1.42$\sim$1.88% and 1.86$\sim$1.91, respectively. The pH of the experimental groups slowly decreased during the fermentation. The total acidity of the experimental groups were increased. In terms of color values, L and a values were decreased, but b values were increased, with increasing beet extract content. The hardness of lotus root pickles measured instrumentally was higher in lotus root pickle added with 40% beet water extract than in control pickle. Overall, based on sensory evaluation, lotus root pickle added 30% beet extract was preferred over the other samples.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.12
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• pp.22-28
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• 2008

This paper designed a efficient 8-bit CMOS analog-to-digital converter(ADC) for an SOC(System On Chip) application. The architecture consists of two modified 4-bit full-flash ADCs, it has been designed using a more efficient architecture. This is to predict roughly the range in which input signal residers and can be placed in the proximity of input signal based on initial prediction. The prediction of input signal is made available by introducing a voltage estimator. For 4-bit resolution, the modified full-flash ADC need only 6 comparators. So a 8-bit ADC require only 12 comparators and 32 resistors. The speed of this ADC is almost similar to conventional full-flash ADC, but the die area consumption is much less due to reduce numbers of comparators and registors. This architecture uses even fewer comparator than half-flash ADC. The circuits which are implemented in this paper is simulated with LT SPICE tool of computer.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.43 no.1 s.343
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• pp.121-126
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• 2006

This paper report on the design and implementation of a 9.6kbps DSSS CDMA modem for a medium speed wireless link. The proposed modem provides a general purpose I/O interface with a microprocessor. The I/O interface consists of 8-bit data bus, chip enable, read/write, and interrupt pins. In transmit block, the 8-bit data delivered from the I/O interface buffer is converted to 9.6kbps serial data, which are spreaded into 76.8kcps with 8-bit PN code generated inside the modem by direct sequence method. An 8-bit training sequence is preceded in the data frame for data synchronization in receiver. In receiver block the PN code is synchronized from the received data spreaded to 76.8kcps and find the data timing from the 8-bit training sequence. We have used the Early-and-Late integration method. The modem has been implemented and verified using a Xilix FPGA board and has been fabricated as an ASIC CHIP through Hynir $0.25{\mu}m$ CMOS. The multiple accessing method is DSSS CDMA.

• Proceedings of the Acoustical Society of Korea Conference
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• 1998.06e
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• pp.207-210
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• 1998

기존의 DPCM에 의한 압축방법은 예측오차를 양자화하여 전송한 후 복원하는 것으로 8레벨로 양자화하는 경우 3bpp의 비트율을 갖는다. 본 논문에서는 화소값의 압축에 의해 기존의 DPCM보다 예측오차값의 분포를 0을 중심으로 더 집중시킴으로써 더 낮은 비트율을 갖는 압축방법을 제안한다. 압축된 각 화소의 예측오차값은 DPAM방법에 의해 8-레벨로 양자화되고, 양자화된 예측오차의 열을 4와 2 단위로 분할하여 예측오차의 학습된 열로 구성된 각각의 코드북과 비교한다. 비교 결과 코드북의 주소를 생성하여 전송하고, 복원시 화소값을 확장한다. 제안된 방법은 DPCM방법보다 2.4~4.06dB 낮은 복원 영상의 화질을 보이지만, 비트율은 2.17~2.34bpp를 얻음으로써 0.66~0.83bpp정도 개선할 수 있다.

• The Transactions of the Korea Information Processing Society
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• v.5 no.1
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• pp.172-180
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• 1998

인터넷의 가장 중요한 서비스 중의 하나인 저낮 메일 시스템으 swjd보 교환의 수단으로 널리 이용되고 있다. 그러나, 대부분의 기존 전자 메일 시스템은 7비트 코드를 지원하기 위하여 설계되었기 때문에 한글 메시지와 같은 8비트 코드를 전송하는데 문제점이 있다. 이러한 문제점을 해결하기 위하여 MIME, ISO-2022-KR과 같은 기법이 발표 되었지만 아직도 한글 메시지의 송수신에는 어려움이 있다. 본 논문에서는 일반 사용자가 보다 편리하게 한글 메시지를 송수신할 수 있는 전자 메일 브라우저 모델을 제시한다. 제시한 모델의 기본 개념은 MIME만을 지원하는 POP3 클라이언트를 확장한 것으로써 8비트 한글 메시지를 ISO-2022-KR이나 Quoted-Printable 혹은 Base64로 인코딩하여 7비트로 전송한다. 제시한 모델의 타당성을 검토하기 위하여 전자 apdf 브라우저를 한글 Win95환경에서 구현하여 실험하였다.

• Journal of the Institute of Electronics Engineers of Korea TC
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• v.38 no.8
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• pp.1-10
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• 2001

This paper describes new line code algorithm, called NIDI(Nibble Inversion mock Inversion) which is well suited for interconnection and transmission technology, The proposed line code which includes only one redundancy bit serves primary features of line code and synchronization patterns for byte or frame synchronization in interconnection, Also, this line code provides in-band signals and speciaI characters.

• Proceedings of the Korea Information Processing Society Conference
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• 2006.11a
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• pp.203-206
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• 2006

본 논문에서는 그레이레벨 영상을 보다 적은 비트율로 압축하기 위한 효율적인 방법을 소개한다. 제안한 기법의 핵심은 서로 인접한 픽셀을 표현하는 그레이레벨의 쌍에 대한 발생 빈도를 토대로 원래 영상의 그레이레벨 값을 이에 대응하는 등급 값으로 변환시키는데 있다. 등급 값으로 변환된 영상을 데이터의 통계적인 특성이 강화되기 때문에 적은 비트율로 부호화를 할 수 있어 압축 성능을 더욱 향상시킬 수 있다. 비트 깊이가 8인 즉, 8비트의 그레이레벨 영상을 본 논문에서 제안한 기법을 통하여 변환시킨 영상을 기존의 LZW 부호화 및 산술 부호화에 적용시킨 결과, 기존의 부호화 방법보다 향상된 압축 효율을 가져 왔다.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.1474-1477
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• 2009

본 논문에서는 ASR(Arithmetic Shift Register)과 SHA-2로 구성된 32비트 출력의 새로운 스트림 암호 ASC를 제안한다. ASC는 소프트웨어 및 하드웨어 구현이 쉽게 디자인된 스트림 암호 알고리즘이다. 특히 계산능력이 제한된 무선 통신장비에서 빠르게 수행할 수 있도록 개발되었다. ASC는 다양한 길이(8-32바이트)의 키를 지원하고 있으며, 워드 단위로 연산을 수행한다. ASC는 매우 간결한 구조를 가지고 있으며 선형 궤환 순서기(Linear Feedback Sequencer)로 ASR을 적용하였고, 비선형 순서기(Nonlinear sequencer)로 SHA-2를 적용하여 크게 두 부분으로 구성되어 있는 결합 함수(combining function) 스트림 암호이다. 그리고 8비트, 16비트, 32비트 프로세스에서 쉽게 구현이 가능하다. 제안한 스트림 암호 ASC는 최근에 표준 블록 암호로 제정된 AES, ARIA, SEED등의 블록 암호보다는 6-13배 빠른 결과를 보여주고 있으며, 안전성 또한 현대 암호 알고리즘이 필요로 하는 안전성을 만족하고 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.1397-1400
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• 2008

본 논문에서는 디지털 TRS 시스템(TETRA)의 종단간 암호화에 사용되는 스마트카드의 성능 요구조건을 만족하는 상용 암호 알고리즘의 구현 가능성에 대하여 2가지 스마트카드에서 다룬다. 삼성전자의 16비트와 32비트 프로세서를 탑재한 스마트카드에서 각 알고리즘의 동작시간을 측정하였다. 성능 비교에 사용된 알고리즘들은 AES, ARIA, 3DES, SEED이다. 32비트 스마트카드에서는 알고리즘의 동작시간이 1.5ms에서 2.3ms사이에 존재하는 반면, 16비트 스마트카드에서는 2.8ms에서 8.2ms사이의 큰 차이로 존재한다. 단말기와 스마트카드의 통신 속도, 프로세서 계산 능력 등을 고려하여 상용스마트카드의 채택 가능한 칩과 알고리즘의 선정에 본 실험 결과는 참고자료가 될 수 있다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.951-954
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• 2003

본 논문에서는 고속. 저전력에 적합한 개방 구조를 갖는 8-비트 500Msmaples/s 2-Step ADC 를 제안하였다. 500Msmaples/s 의 고속 동작을 위해서 기존의 M-DAC을 이용한 폐쇄 구조 대신 개방형 구조를 사용하였다. 이와 더불어 저전력을 구현하기 위해서 analog-latch 를 제안하여 동적 동작을 수행시킴으로써 전력 소모를 줄였으며 , mux 의 구현 시 reset switch를 이용하여 로딩 시간을 개선함으로써 high-speed 에 적합하도록 설계하였다. 제안된 ADC 는 1-poly 6-metal 0.18um CMOS 공정을 이용하였으며 1.8V 전원 전압을 이용하여 250mW 의 전력을 소모하며 500M 샘플링 주파수에서 120MHz 신호 입력 시 7.6 비트의 ENOB를 얻을 수 있었다.