DSSS MODEM Design and Implementation for a Medium Speed Wireless Link

This paper report on the design and implementation of a 9.6kbps DSSS CDMA modem for a medium speed wireless link. The proposed modem provides a general purpose I/O interface with a microprocessor. The I/O interface consists of 8-bit data bus, chip enable, read/write, and interrupt pins. In transmit block, the 8-bit data delivered from the I/O interface buffer is converted to 9.6kbps serial data, which are spreaded into 76.8kcps with 8-bit PN code generated inside the modem by direct sequence method. An 8-bit training sequence is preceded in the data frame for data synchronization in receiver. In receiver block the PN code is synchronized from the received data spreaded to 76.8kcps and find the data timing from the 8-bit training sequence. We have used the Early-and-Late integration method. The modem has been implemented and verified using a Xilix FPGA board and has been fabricated as an ASIC CHIP through Hynir $0.25{\mu}m$ CMOS. The multiple accessing method is DSSS CDMA.

대중저속 무선 통신을 위한 DSSS 모뎀 설계 및 구현

본 논문은 9.6kbps 무선 통신용 DSSS CDU방식의 모뎀을 설계 및 제작하였다 개발된 모뎀은 마이크로프로세서에서 신호를 주고받을 수 있도록 범용 인터페이스를 제공한다. 인터페이스는 8비트 데이터버스와 칩 Enable, R/W, 및 인터럽트 핀으로 구성하였다. 송신은 먼저 외부로 8비트 병렬 데이터를 받아 시리얼 데이터로 변환하고 모뎀 내부에서 8 비트 PN-code를 생성하여 Direct Sequence 방식으로 데이터를 76.Bkcps로 확산하여 전송한다 그리고 송수신기의 동기를 위해 8비트 훈련시퀀스를 데이터 프레임 헤드에 첨부하였다. 수신기의 경우 수신된 76.8kcps의 확산된 데이터에서 먼저 PN코드 동기를 찾아낸 후 훈련시퀀스를 이용하여 데이터 동기를 얻어낸다. 이를 위해 Early and Late방식을 이용하였다. 본 논문의 모뎀은 Xilinx FPGA 보드로 구현 및 검증된 후 Hynix $0.25{\mu}m$ CMOS 공정을 이용하여 ASIC 칩으로 제작되었으며, DSSS를 이용한 다중사용자 방식을 사용하였다.