• 전자공학회논문지D
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• 제35D권10호
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• pp.67-75
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• 1998

본 논문에서는 MCM 배선의 특성 임피던스를 제어하는 마이크로스트립의 기하학적 변수에 대해 조사하였고, 50MHz 주파수와 비교하여 500 MHz 주파수에서 전송감쇠, 전송지연, 누화 등을 계산하여 배선의 실제적인 요구조건으로 MCM-L과 MCM-D 배선의 임계길이를 평가하였다. 특성 임피던스 50 을 갖는 MCM-L 과 MCM-D 배선의 실례를 통해, 마이크로스트립의 특성 임피던스를 제어하는데 가장 중요한 변수는 유전체의 두께와 배선의 폭임을 알 수 있었다. 특히, 배선밀도가 높은 MCM-D의 유전체 두께는 적어도 2 m 이내에서 제어되어야 한다. 500 MHz 주파수에서 MCM 배선의 전송감쇠는 문제가 되지 않으나 전송지연은 심각하여 배선과 부하와의 임피던스 정합이 필수적임을 알 수 있었다. MCM-D 배선은 인접배선이 오동작할 만큼 누하가 발생하지 않는데 비하여 MCM-L 배선은 심한 누하로 MCM 기판으로 사용이 불가능할 것으로 판단되었다. 마지막으로, 500 MHz의 고속 MCM 기판 설계에서는 전송선 거동에 대한 연구가 필요한 것을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.312-320
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• 2003

본 논문에서는 고속 평판 디스플레이 응용을 위한 8b 200 MHz 0.18 um CMOS A/D 변환기 (Analog-to-Digital Converter:ADC)를 제안한다. 제안하는 A/D 변환기는 200 MHz의 샘플링 클럭 속도에서 샘플링 클럭 속도보다 더 높은 입력 대역폭을 얻기 위해서 개선된 bootstrapping 기법을 사용한다. Bootstrapping 기법이 적용된 샘플-앤-흘드 증폭기(Sample-and-Hold Amplifier. SHA)는 기존의 회로 보다 향상된 정확도를 가지며, 1.7 V의 전원 전압, 200 MHz의 샘플링 클럭, 500 MHz의 정현파 입력에서 SHA의 출력을 FFT(Fast Fourier Transform) 분석한 결과 7.2 비트의 유효 비트 수(effective number of bits)를 나타내었다. 또한 병합 캐패시터 스위칭 (Merged-Capacitor Switching:MCS) 기법을 사용하여 기존의 A/D 변환기에 사용되는 캐패시터의 숫자를 50 % 줄임으로써 샘플링 속도를 높임과 동시에 면적을 최소화하였다. 제안하는 40 변환기는 0.18 um n-well single-poly quad-metal CMOS 공정을 사용하여 모의 실험 되었으며, 1.7 V 전원 전압, 200 MHz의 샘플링 클럭에서 73 mW의 전력을 소모한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.485-487
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• 2006

This paper describes a frequency synthesizer designed in a $0.25{\mu}m$ CMOS technology for using local oscillators for the IF stages. The design is focused mainly on low-power characteristics. A simple ring-oscillator based VCO is used, where a single control signal can be used for variable resistors. The designed PLL includes all building blocks for elimination of external components, other than the crystal, and its operating frequency can be programmed by external data. It operates in the frequency range of 250MHz to 800MHz and consumes l.08mA at 500MHz from a 2.5V supply. The measured phase noise is -85dBc/Hz in-band and -105dBc/Hz at 1MHz offset. The die area is $1.09mm^2$

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.699-702
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• 1998

This paper presents a 500MHz 1.1㎱ 32kb synchronous CMOS SRAM macro using $0.35\mu\textrm{m}$ CMOS technology. In order to operate at high frequency and reduce power dissipation, the designed SRAM macro is realized with optimized decoder, multi-point sense amplifier(MPSA), selective precharge scheme and etc. Optimized decorder and MPSA respectively reduce 50% and 40% of delay time. Also, a selective precharge scheme reduces 80% of power dissipation in that part.

• 한국전자파학회논문지
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• 제21권11호
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• pp.1259-1268
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• 2010

본 논문에서는 새로운 다중 대역 필터의 LC 프로토 타입 합성 방법을 제안하였다. 주어진 주파수 응답을 갖는 다중 대역 필터를 합성하기 위해, 극점과 영점의 배열 구조를 제안하였고, 최적화 알고리즘을 이용하여 극점과 영점의 최적화된 위치를 찾는 과정을 제안하였다. 또한, 극점과 영점으로 계산된 전달 및 반사 함수를 이용하여 다중 대역 필터의 준 타원 LC 프로토 타입을 합성하는 일련의 과정을 보였다. 제안된 다중 대역 필터의 LC 프로토 타입 합성법을 이용하여 GSM(880~960 MHz), ISM(2,400~2,500 MHz) 대역에서 동작하는 이중 대역 필터와 GSM(880~960 MHz), ISM(2,400~2,500, 5,725~5,850 MHz) 대역에서 동작하는 삼중 대역 필터를 설계 및 제작하였다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2006년도 하계종합학술발표회 논문 초록집
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• pp.378-378
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• 2006

• 정보처리학회논문지A
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• 제10A권3호
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• pp.247-254
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• 2003

본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다.

• 한국전자파학회논문지
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• 제25권6호
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• pp.619-627
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• 2014

본 논문에서는 항공기 안테나로 사용되는 VHF-UHF 대역(500 MHz~3 GHz)용 블레이드 안테나를 설계하였다. 설계된 안테나의 형상은 기존에 보고된 연구의 고유전율의 유전체 사용 및 사각형 형상의 확장 그라운드 삽입과 달리 n차 다항식의 차수 변화에 따라 변화하는 곡률을 가지는 방사부와 확장 그라운드의 형상을 최적화하였다. 최적화된 형상을 바탕으로 안테나의 성능을 평가하기 위해 VHF-UHF 대역(500 MHz~3 GHz)에서의 정합 성능과 이득 성능을 측정하였다. 성능 평가 결과, VHF-UHF(500 MHz~3 GHz) 전 대역 정합 성능이 -6 dB 이하의 성능을 나타냄을 확인하였으며, 이득 성능 또한 VHF-UHF 전 대역에서 -5 dBi 이상의 성능을 나타내었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2011년도 제42회 하계학술대회
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• pp.1676-1677
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• 2011

본논문에서는 300MHz~500MHz대역에서 -80dBm~-30dBm의 레벨로 발생하는 초고압 전력기기의 부분방전을 감지 할 수 있는 RF 모듈에 적용 가능한 LNA와 믹서를 설계하였다. 모니터링이 가능하도록 시스템 버짓을 실시하고, 설계된 부품들을 하나의 모듈로 합쳐 시뮬레이션 함으로써, 시스템의 목표에 맞게 설계 되었음을 확인하였다. LNA와 필터, 두단의 믹서를 통해 BPF로 가는 헤테로다인 방식을 사용하였으며 이중 설계된 가장 첫 단의 LNA와 주파수 합성 역할을 하는 첫 단 믹서를 다른 이상적인 소자들과 함께 시뮬레이션 하였으며, 그 결과 300MHz~500MHz대역에서 가변이득증폭기의 가변이득 폭이 14dB ~ 56dB까지 변할 때 출력신호가 20MHz에서 3 ~ 5dBm으로 일정하게 나오는 것을 확인하였다.

• 한국전자파학회논문지
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• 제27권4호
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• pp.377-387
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• 2016

본 연구에서는 X-밴드 대역 FMCW(frequency modulated continuous wave) 기반의 다중대역폭를 갖는 영상 레이다 설계와 자체 제작된 레이다 시스템의 성능시험 결과를 선보인다. 다중대역폭을 갖는 FMCW 레이다 송신기 설계를 위해 300 MHz와 500 MHz 대역폭을 갖는 두 개의 톱니파 조합을 주파수 변조신호로 활용하였으며, X-밴드 대역의 수신 신호로부터 비트 주파수(beat frequency)를 효과적으로 수신하기 위해 L-밴드 대역 신호발생기와 주파수 변환회로가 혼합된 송 수신회로를 구성하였다. 자체 설계/제작된 레이다의 다중대역폭 성능시험을 위해 송신기 최대 출력 35 dBm, 데이터수집 장치의 샘플링 주파수 1.2 MHz와 기록시간 1 ms로 시스템을 구성하였으며, 대역폭 500 MHz와 300 MHz를 갖는 변조신호로부터 거리방향과 방위각방향 해상도(0.28 m, 0.26 m)와 (0.44 m, 0.27 m)를 각각 확인하였다.