• ETRI Journal
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• 제30권2호
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• pp.261-267
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• 2008

In this paper, we propose and demonstrate a cost-effective technique to upgrade the capacity of dense wavelength division multiplexing (DWDM) networks to a 40 Gb/s line rate using the existing 10 Gb/s-based infrastructure. To accommodate 40 Gb/s over the link optimized for 10 Gb/s, we propose applying a combination of super-FEC, carrier-suppressed return-to-zero, and pre-emphasis to the 40 Gb/s transponder. The transmission of 40 Gb/s DWDM channels over existing 10 Gb/s line-rate long-haul DWDM links, including $40{\times}40$ Gb/s transmission over KT's standard single-mode fiber optimized for 10 Gb/s achieves successful results. The proposed upgrading technique allows the Q-value margin for a 40 Gb/s line rate to be compatible with that of 10 Gb/s.

• 한국통신학회논문지
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• 제35권4B호
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• pp.637-646
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• 2010

본 논문에서는 40 인치 까지의 FR-4 백플레인 트레이스를 통해 40 Gb/s 데이터 전송을 위해서 10 Gb/s 4 래 인으 로 구성되는 백플레인 채널 모델을 설계하였다. 시뮬레이션 결과에서 10 Gb/s 데이터 속도에서 IEEE P 802.3ba 표준에서 규정하는 요구사항보다 더 나은 백플레인 채널 특성을 확인하였다. 본 논문에서 제시한 유형의 전송채널에 대한 연구를 수행하여야 40 Gb/s 백플레인 이더넷 수신 적응 등화기 등의 설계가 가능할 것이다.

• 한국전자파학회논문지
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• 제15권2호
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• pp.134-139
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• 2004

40 Gb/s 광 수신기용 클락 복원회로를 설계 및 제작하였다. 클락 복원회로는 전치 증폭기, 다이오드를 이용한 비선형 회로, 대역통과 필터, 클락 증폭기로 구성되어 있다. 40 Gb/s 클락 복원회로를 제작하기에 앞서 10 Gb/s 클락 복원회로를 제작, 측정하였다. 40 Gb/s 클락 복원회로에 -10 dBm의 40 Gb/s NRZ 신호를 입력하였을 때, 비선형 회로를 통과한 후에 40 GHz의 클락이 출력 전력 -20 dBm으로 복원되었다. 비선형 회로를 통과하여 복원된 클락은 협대역 필터를 통과하고, 증폭되게 된다. 제작된 클락 복원회로는 클락의 지터를 감소시키고, 더욱 안정화 시키기 위하여 위상 동기 회로의 입력으로 사용되게 된다.

• 한국통신학회논문지
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• 제35권2B호
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• pp.197-209
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• 2010

본 논문은 10 Gb/s $\times$ 4 레인으로 구성되는 40 인치 FR-4 백플레인 채널을 설계 및 분석하고, 이를 바탕으로 제안된 40 Gb/s 급 수신 적응 등화기 (Receive and Adaptive Equalizer), 고속 등화 알고리즘 설계 및 시뮬레이션 결과에 관하여 기술한다. 백플레인을 통과하는 40 Gb/s 고속 데이터 통신 채널을 위해 FFF를 사용하지 않는 DFE의 10Gb/s 4채널의 수신 등화기가 제안된다. 본 수신 & 등화기는 46 인치 백플레인 채널의 수신종단에서 등화를 수행하기 위한 IEEE Std P802.3ba 표준 기반 등화기 요구조건을 만족한다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.136-139
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• 2003

A clock recovery circuit for a 40 Gb/s optical receiver has been designed and implemented. The clock recovery circuit consists of signal amplifiers, a nonlinear circuit with diodes, and a bandpass filter Before implementing the 40 Gb/s clock recovery circuit, a 10 Gb/s clock recovery circuit has been successfully implemented and tested. With the 40 Gb/s clock recovery circuit, when a 40 Gb/s NRZ signal of -10 dBm was applied to the input of the circuit, the 40 GHz clock was recovered with the -20 dBm output power after passing through the nonlinear circuit. The output signal from the nonlinear circuit passes through a narrow-band filter, and then amplified. The implemented clock recovery circuit is planned to be used for the input of a phase locked loop to further stabilize the recovered clock signal and to reduce the clock jitter.

• 한국통신학회논문지
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• 제35권5B호
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• pp.809-815
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• 2010

본 논문은 백플레인 채널을 통과하는 40 Gb/s 이상의 고속 신호 전송에 필요한 적응 등화기를 위한 구조와 알고리즘을 제안한다. 제안된 적응 DFE는 고속 수렴과 낮은 계산 복잡도를 갖는다. 40 Gb/s 시뮬레이션은 적응 등화기가 40 인치까지의 백플레인 스트립 라인을 위한 IEEE 802.3ba 요구사항을 만족하는 것을 보여준다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.438-441
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• 2003

본 논문은 10Gb/s 클라이언트 신호를 4 채널까지 매핑 및 다중화하여 40Gb/s OTN 신호를 생성하는 OTU3 프레이머의 구조 설계를 기술한다. 클라이언트 신호는 상호 비동기인 경우 먼저 ODU2 로 비트 동기식으로 매핑된 후 ODU3 페이로드에 자리맞춤 방법으로 매핑 및 다중화될 수 있다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.36-42
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• 2008

본 논문은 광통신-시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{\times}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{\times}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).

• ETRI Journal
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• 제30권2호
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• pp.268-274
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• 2008

This paper proposes an open-loop clock recovery circuit (CRC) using two high-Q dielectric resonator (DR) filters for 39.8 Gb/s and 42.8 Gb/s dual-mode operation. The DR filters are fabricated to obtain high Q-values of approximately 950 at the 40 GHz band and to suppress spurious resonant modes up to 45 GHz. The CRC is implemented in a compact module by integrating the DR filters with other circuits in the CRC. The peak-to-peak and RMS jitter values of the clock signals recovered from 39.8 Gb/s and 42.8 Gb/s pseudo-random binary sequence (PRBS) data with a word length of $2^{31}-1$ are less than 2.0 ps and 0.3 ps, respectively. The peak-to-peak amplitudes of the recovered clocks are quite stable and within the range of 2.5 V to 2.7 V, even when the input data signals vary from 150 mV to 500 mV. Error-free operation of the 40 Gb/s-class optical receiver with the dual-mode CRC is confirmed at both 39.8 Gb/s and 42.8 Gb/s data rates.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.191-196
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• 2005

A low-cost, high-performance 40 Gb/s clock recovery module using a phase-locked loop(PLL) for a 40 Gb/s optical receiver has been designed and implemented. It consists of a clock recovery circuit, a RF mixer and frequency discriminator for phase/frequency detection, a DR-VCO, a phase shifter, and a hold circuit. The recovered 40 GHz clock is synchronized with a stable 10 GHz DR-VCO. The clock stability and jitter characteristics of the implemented PLL-based clock recovery module has shown to significantly improve the performance of the conventional open-loop type clock recovery module with DR filter. The measured peak-to-peak RMS jitter is about 230 fs. When input signal is dropped, the 40 GHz clock is generated continuously by hold circuit. The implemented clock recovery module can be used as a low-cost and high-performance receiver module for 40 Gb/s commercial optical network.