• 제목/요약/키워드: 3D-stacked

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RF 송수신 회로의 적층형 PAA 패키지 모듈 (Stacked Pad Area Away Package Modules for a Radio Frequency Transceiver Circuit)

  • 지용;남상우;홍석용
    • 대한전자공학회논문지SD
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    • 제38권10호
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    • pp.687-698
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    • 2001
  • 본 논문에서는 RF(Radio Frequency) 회로의 구현 방법으로서 3차원 적층형태의 PAA(Pad Area Array) 패키지 구조를 제시하였다. 지능 교통망 시스템(Intelligence Traffic System)을 위한 224㎒의 RF 시스템을 적층형 PAA 패키지 구조에 적용시켜 구현하였다. 적층형 PAA 패키지 구성 과정에서는 RF 회로를 기능별, 주파수별로 분할하였고 3차원적인 적층형태의 PAA 구조로 설계한 후 분할된 단위 모듈의 RF 동작특성과 3차원 적층형 PAA 패키지 모듈의 전기적 특성을 개별적으로 분석하였다. 적층형 PAA RF 패키지가 갖는 연결단자인 공납(Solder Ball)에 대한 전기적 파라미터 측정결과 그 전기적 특성인 기생 캐패시턴스와 기생 인덕턴스는 각각 30fF, 120pH로 매우 미세하여 PAA 패키지 구조인 RF 시스템에 끼치는 영향이 무시될 수 있음을 확인하였고, 구성된 송수신단은 HP 4396B network/spectrum analyser로 측정한 결과 224㎒에서 수신단, 송신단 증폭이득은 각각 22dB 27dB. 나타나서 설계값에 비하여 3dB감소 된 것을 알 수 있었다. 이는 설계와 제작과정 사이의 차이로 판명되었으며 수동부품 보정방법을 통하여 각 단위모듈의 입출력 임피던스 정합을 이루어 각각 24dB, 29dB로 개선시킬 수 있었다. 따라서, 본 실험에서는 RF 회로를 기능별로 모듈화하고 3차원 적층형 PAA 패키지 구조로 구현하여 전기적 특성을 개선시킬 수 있음을 확인하였다.

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3-D Hetero-Integration Technologies for Multifunctional Convergence Systems

  • 이강욱
    • 마이크로전자및패키징학회지
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    • 제22권2호
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    • pp.11-19
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    • 2015
  • Since CMOS device scaling has stalled, three-dimensional (3-D) integration allows extending Moore's law to ever high density, higher functionality, higher performance, and more diversed materials and devices to be integrated with lower cost. 3-D integration has many benefits such as increased multi-functionality, increased performance, increased data bandwidth, reduced power, small form factor, reduced packaging volume, because it vertically stacks multiple materials, technologies, and functional components such as processor, memory, sensors, logic, analog, and power ICs into one stacked chip. Anticipated applications start with memory, handheld devices, and high-performance computers and especially extend to multifunctional convengence systems such as cloud networking for internet of things, exascale computing for big data server, electrical vehicle system for future automotive, radioactivity safety system, energy harvesting system and, wireless implantable medical system by flexible heterogeneous integrations involving CMOS, MEMS, sensors and photonic circuits. However, heterogeneous integration of different functional devices has many technical challenges owing to various types of size, thickness, and substrate of different functional devices, because they were fabricated by different technologies. This paper describes new 3-D heterogeneous integration technologies of chip self-assembling stacking and 3-D heterogeneous opto-electronics integration, backside TSV fabrication developed by Tohoku University for multifunctional convergence systems. The paper introduce a high speed sensing, highly parallel processing image sensor system comprising a 3-D stacked image sensor with extremely fast signal sensing and processing speed and a 3-D stacked microprocessor with a self-test and self-repair function for autonomous driving assist fabricated by 3-D heterogeneous integration technologies.

공기 절연 적층형 마이크로스트립 구조의 새로운 3 dB 커플러 MMIC (A Novel Air-Gap Stacked Microstrip 3 dB Coupler for MMIC)

  • 류기현;김대현;이재학;서광석
    • 한국전자파학회논문지
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    • 제10권5호
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    • pp.688-693
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    • 1999
  • 본 논문에서는 공기 절연 적층형 마이크로스트립 구조의 새로운 MMIC 3dB 커플러를 제안하였다. 제안된 커플러의 제작은 아주 간단하며, 유전체 공정을 필요로 하지 않는다. 제안된 커플러의 구조 해석을 위해서 HP-Momentum을 이용하였으며, 이를 통해 제안된 커플러의 구조를 최적화 하였다. 제작된 커플러는 22 GHz대역폭(23~GHz~45GHz)을 갖고 있었다. 또한, 제안된 커플러를 이용하여 Ka-Band용 평형 2단 증폭기를 성공적으로 제작하였다.

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인터포저를 이용한 Stacked PCB의 휨 및 솔더 조인트 강도 연구 (Warpage and Solder Joint Strength of Stacked PCB using an Interposer)

  • 김기풍;황보유환;좌성훈
    • 마이크로전자및패키징학회지
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    • 제30권3호
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    • pp.40-50
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    • 2023
  • 최근 스마트폰의 부품 수는 급격히 증가하고 있는 반면, PCB 기판의 크기는 지속적으로 감소하고 있다. 따라서 부품의 실장밀도를 개선하기 위해 PCB를 쌓아서 올리는 stacked PCB 구조의 3D 실장 기술이 개발되어 적용되고 있다. Stacked PCB에서 PCB 간 솔더 접합 품질을 확보하는 것이 매우 중요하다. 본 연구에서는 stacked PCB의 신뢰성을 향상시키기 위하여, 인터포저(interposer) PCB 및 sub PCB의 프리프레그의 물성, PCB 두께, 층수에 대한 휨의 영향을 실험과 수치해석을 통해 분석하였다. 또한 솔더 접합부의 응력을 최소화하기 위해 인터포저 패드 설계 구조에 따른 접합강도를 분석하였다. 인터포저 PCB의 휨은 프리프레그의 열팽창계수가 적을수록 감소하였으며, 유리전이온도(Tg)가 높을수록 감소하였다. 그러나 온도가 240℃ 이상이면 휨의 개선 효과는 크지 비교적 크지 않다. 또한 FR-4 프리프레그에 비하여 FR-5을 적용할 경우에 휨은 더 감소하였으며, 프리프레그의 층수와 두께가 높을수록 휨은 감소하였다. 한편 sub PCB의 경우, 휨은 프리프레그의 Tg 보다 열팽창계수가 더 중요한 변수임을 확인하였고, 두께를 증가시키는 것이 휨 감소에 효과적이었다. 솔더 접합력을 향상시키기 위하여 다양한 인터포저 패드 디자인을 적용하여 전단력 시험을 수행한 결과, 더미 패드를 추가하면 접합강도가 증가하였다. 또한 텀블 시험 결과, 더미 패드가 없을 때의 크랙 발생율은 26.8%이며, 더미 패드가 있으면 크랙 발생율은 0.6%로 크게 감소하였다. 본 연구의 결과는 stacked PCB의 설계 가이드라인 제시를 위한 유용한 결과로 판단된다.

Process Variation on Arch-structured Gate Stacked Array 3-D NAND Flash Memory

  • Baek, Myung-Hyun;Kim, Do-Bin;Kim, Seunghyun;Lee, Sang-Ho;Park, Byung-Gook
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제17권2호
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    • pp.260-264
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    • 2017
  • Process variation effect on arch-structured gate stacked array (GSTAR) 3-D NAND flash is investigated. In case of arch-structured GSTAR, a shape of the arch channel is depending on an alignment of photo-lithography. Channel width fluctuates according to the channel hole alignment. When a shape of channel exceeds semicircle, channel width becomes longer, increasing drain current. However, electric field concentration on tunnel oxide decreases because less electric flux converges into a larger surface of tunnel oxide. Therefore, program efficiency is dependent on the process variation. Meanwhile, a radius of channel holes near the bottom side become smaller due to an etch slope. It also affects program efficiency as well as channel width. Larger hole radius has an advantage of higher drain current, but causes degradation of program speed.

Fabrication of Lateral and Stacked Color Patterns through Selective Wettability for Display Applications

  • Hong, Jong-Ho;Na, Jun-Hee;Li, Hongmei;Lee, Sin-Doo
    • Journal of Information Display
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    • 제11권4호
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    • pp.140-143
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    • 2010
  • A simple and versatile method of fabricating color patterns in two-dimension (2D) and three-dimension (3D) was developed using the selective-wettability approach. Red, green, and blue color elements are sequentially formed on a single substrate in a pattern-by-pattern and/or pattern-on-pattern fashion, through a simple coating process. Either 2D or 3D structures in an array format are produced by controlling the thickness of the hydrophobic layer (HL) coating a substrate within the framework of wetting transition. Moreover, it was demonstrated that the stacked geometry of two successive patterns can be easily tailored for various types of color arrays, with the pattern fidelity of a few tens of nanometers in terms of only a parameter of the HL thickness.

3D MEMS 소자에 적합한 열적 응력을 고려한 수직 접속 구조의 설계 (A design of silicon based vertical interconnect for 3D MEMS devices under the consideration of thermal stress)

  • 정진우;김현철;전국진
    • 대한전자공학회논문지SD
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    • 제45권2호
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    • pp.112-117
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    • 2008
  • 3D MEMS 소자 또는 적층형 패키지에 응용하기 위해서 실리콘 관통 비아를 이용한 새로운 수직 접속 방법을 제안하고 그 실효성을 증명하기 위해 제작하였다. 제안된 실리콘 관통 비아는 기존의 관통 비아에서 도전 물질로 사용되던 구리대신 실리콘을 적용하였다. 그 결과 열팽창 계수 차이에 의한 열응력 줄일 수 있어 높은 온도에서 이루어지는 MEMS 공정과 병행 가능하게 되었다. $30{\mu}m$ 두께의 실리콘 기판 2층이 적층되었으며 $40{\mu}m$$50{\mu}m$의 간격을 가지는 관통 비아 배열을 제작하였다. 관통 비아의 전기적 특성을 측정하고 분석하였다. 측정된 저항 값은 $169.9\Omega$이었다.

이중대역 무선랜 응용을 위한 높은 격리도와 선형성을 갖는 MMIC SPDT 스위치 (High Isolation and Linearity MMIC SPDT Switch for Dual Band Wireless LAN Applications)

  • 이강호;구경헌
    • 대한전자공학회논문지TC
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    • 제43권1호
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    • pp.143-148
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    • 2006
  • 본 논문에서는 이중대역 무선랜 응용을 위한 SPDT(single-pole double-throw) 스위치를 설계 및 제작하였다. 높은 격리도와 송신단의 선형성을 개선하기 위해 적층-게이트(stacked-gate)를 이용하는 비대칭구조를 제안하였다. 제안한 SPDT 스위치의 트랜지스터의 게이트-폭과 제어전압 그리고 적층-게이트의 개수는 모의실험을 통해 최적의 값으로 설계되었고, 500mS/mm의 Gmmax와 150GHz의 fmax를 갖는 $0.25{\mu}m$ GaAs pHEMT 공정을 이용하여 제작하였다. 설계된 스위치는 $DC\~6GHz$ 대역에서 0.9dB 이하의 삽입손실과 송신시 40dB 이상의 격리도와 수신시 25dB 이상의 격리도를 나타내었고, -3/0V 제어전압으로 23dBm의 입력 PldB 를 보였다. 제작된 SPDT 스위치는 $1.8mm{\times}1.8mm$의 면적을 갖는다.

A Highly Efficient Dual-Mode 3G/4G Linear CMOS Stacked-FET Power Amplifier Using Active-Bypass

  • Kim, Unha;Kim, Yong-Gwan;Woo, Jung-Lin;Park, Sunghwan;Kwon, Youngwoo
    • Journal of electromagnetic engineering and science
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    • 제14권4호
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    • pp.393-398
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    • 2014
  • A highly efficient dual-mode linear CMOS stacked-FET power amplifier (PA) is implemented for 3G UMTS and 4G LTE handset applications. High efficiency is achieved at a backed-off output power ($P_{out}$) below 12 dBm by employing an active-bypass amplifier, which consumes very low quiescent current and has high load-impedance. The output paths between high- and low-power modes of the PA are effectively isolated by using a bypass switch, thus no RF performance degradation occurs at high-power mode operation. The fabricated 900 MHz CMOS PA using a silicon-on-insulator (SOI) CMOS process operates with an idle current of 5.5 mA and shows power-added efficiency (PAE) of 20.5%/43.5% at $P_{out}$ = 12.4 / 28.2 dBm while maintaining an adjacent channel leakage ratio (ACLR) better than -39 dBc, using the 3GPP uplink W-CDMA signal. The PA also exhibits PAE of 35.1% and $ACLR_{E-UTRA}$ of -33 dBc at $P_{out}$ = 26.5 dBm, using the 20 MHz bandwidth 16-QAM LTE signal.

나노-마이크로 하이브리드 3차원 적층 패턴의 제조 (Fabrication of Micro-/Nano- Hybrid 3D Stacked Patterns)

  • 박태완;정현성;방지원;박운익
    • 한국표면공학회지
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    • 제51권6호
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    • pp.387-392
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    • 2018
  • Nanopatterning is one of the essential nanotechnologies to fabricate electronic and energy nanodevices. Therefore, many research group members made a lot of efforts to develop simple and useful nanopatterning methods to obtain highly ordered nanostructures with functionality. In this study, in order to achieve pattern formation of three-dimensional (3D) hierarchical nanostructures, we introduce a simple and useful patterning method (nano-transfer printing (n-TP) process) consisting of various linewidths for diverse materials. Pt and $WO_3$ hybrid line structures were successfully stacked on a flexible polyimide substrate as a multi-layered hybrid 3D pattern of Pt/WO3/Pt with line-widths of $1{\mu}m$, $1{\mu}m$ and 250 nm, respectively. This simple approach suggests how to fabricate multiscale hybrid nanostructures composed of multiple materials. In addition, functional hybrid nanostructures can be expected to be applicable to various next-generation electronic devices, such as nonvolatile memories and energy harvesters.