• 한국통신학회논문지
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• 제35권3C호
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• pp.287-294
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• 2010

본 논문은 대표적인 고속 UWB 시스템인 MB-OFDM UWB 시스템에서 데이터 전송율을 올리면서 복호 성능을 보장하기 위해서 제안하고 있는 LDPC 부호에 대한 연구 결과를 보인다. 하드웨어 효율적인 복호기의 구조를 제안하기 위해서 LLR(log likelihood ratio) 계산 알고리즘과 체크노드 갱신 알고리즘을 시뮬레이션 하여 효율적인 방법을 선택 하였고, LDPC 디코딩 알고리즘의 반복 횟수를 결정하였다. 그리고 본 논문은 LDPC 디코더의 UWB 응용에 필요한 요구사항을 만족시키기 위한 LDPC 복호기의 구조를 제시하였다. 이 구조는 FPGA를 통하여 합성되어 구현성을 검토하였으며, 기존 QC-LDPC 부호의 FPGA 합성 결과와 비교하여 높은 throughput을 제공함을 확인하였다. 이 구조를 이용하면 BP 알고리즘에 비해서 약 0.2dB의 성능열화를 포함하지만, 고속 데이터 전송에 적합한 LDPC 복호기를 구현할 수 있다.

• IEIE Transactions on Smart Processing and Computing
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• 제3권3호
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• pp.110-117
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• 2014

This paper reports a depth-adaptive sharpness adjustment algorithm for stereoscopic perception improvement, and presents its field-programmable gate array (FPGA) implementation results. The first step of the proposed algorithm was to estimate the depth information of an input stereo video on a block basis. Second, the objects in the input video were segmented according to their depths. Third, the sharpness of the foreground objects was enhanced and that of the background was maintained or weakened. This paper proposes a new sharpness enhancement algorithm to suppress visually annoying artifacts, such as jagging and halos. The simulation results show that the proposed algorithm can improve stereoscopic perception without intentional depth adjustments. In addition, the hardware architecture of the proposed algorithm was designed and implemented on a general-purpose FPGA board. Real-time processing for full high-definition stereo videos was accomplished using 30,278 look-up tables, 24,553 registers, and 1,794,297 bits of memory at an operating frequency of 200MHz.

• 대한전자공학회논문지SD
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• 제44권10호
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• pp.49-54
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• 2007

최근 많은 디지털 콘텐츠들이 3차원 그래픽을 기반으로 제작됨에 따라 모바일 기기에 적용 가능한 저 전력 3차원 그래픽 하드웨어에 대한 관심이 증가하고 있다. 본 논문에서는 이러한 시대 흐름에 맞추어 모바일 기기에 적용 가능한 3차원 그래픽 기하변환 엔진을 설계하였다. 설계된 기하변환 엔진은 매핑 변환 유닛을 투영 변환 유닛에 통합하고 클리핑 유닛을 선별 유닛으로 대체하여 구조를 단순화하고 면적을 줄었다. 설계된 엔진은 IEEE-754 표준을 만족하는 32 bit 부동소수점 형식과 데이터 폭을 줄인 24 bit 부동소수점 형식의 연산을 수행할 수 있으며 이는 파라미터의 변환으로 선택할 수 있도록 하였다. 또한 파이프라인 방식을 설계에 적용하여 초기 지연을 제외하고는 매 사이클 입력되는 정점의 좌표 성분(x, y, z, w)을 연산하여 4 사이클 마다 하나의 변환된 정점 좌표 성분을 출력할 수 있도록 하여 동작의 속도 및 효율을 높였다. 설계된 기하변환 엔진은 FPGA를 이용한 시스템으로 구현되었으며 설계된 엔진을 통해 변환된 3차원 객체가 TFT-LCD에 정상적인 3차원 그래픽 영상을 출력하는 것을 통해 검증하였다.

• 한국인터넷방송통신학회논문지
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• 제13권6호
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• pp.55-61
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• 2013

본 논문은 음성합성에서 사용되는 오디오 부호기/복호기 설계 및 구현을 기술한다. 설계된 회로는 원래 음성 샘플대신에 연속되는 음성 샘플의 차를 부호화하는 방식으로 압축율은 4:1 이다. FPGA를 이용해서 각각의 기능을 검증하고, $0.35{\mu}m$ 표준 CMOS 공정을 이용하여 칩으로 제작해서 성능을 측정하였다. 시스템 클럭 주파수는 16.384MHz를 사용한다. THD(Total Harmonic Distortion)+n은 주파수에 따라서 -40dB에서 -80dB 값을 지니고, 전력 소모는 전원 전압 3.3V에서 80mW로써, 고음질과 저전력 소모를 요구하는 모바일 응용에 적합하다.

• Journal of electromagnetic engineering and science
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• 제16권4호
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• pp.199-205
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• 2016

We present a novel schematic using a 3-dB coupler to transmit radiofrequency (RF) power to two receivers selectively. Whereas previous multiple receiver supporting schemes used hardware-switched methods, our scheme uses a soft power-allocating method, which has the advantage of variable power allocation in real time to each receiver. Using our scheme, we can split the charging area and focus the RF power on the targeted areas. We present our soft power-allocating method in three main points. First, we propose a new power distribution hardware structure using a FPGA (field-programmable gate array) and a 3-dB coupler. It can reconfigure the transmitting power to two receivers selectively using accurate FPGA-controlled signals with the aid of software. Second, we propose a power control method in our platform. We can variably control the total power of transmitter using the DC bias of the drain input of the amplifier. Third, we provide the possibility of expansion in multiple systems by extending these two wireless power transfer systems. We believe that this method is a new approach to controlling power amplifier output softly to support multiple receivers.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2006년도 학술대회
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• pp.37-40
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• 2006

3DTV는 아나로그 TV 및 HDTV의 차세대 이슈로 부상하였다. 그러나 대부분의 컨텐츠가 2D로 획득되어 저장되어 있으므로 2D 컨텐츠의 3D로의 변화이 필수적이다. MPEG 및 JVT에서 표준화가 진행되고 있으며 이를 위해 국내외 연구소, 학교, 및 업계가 관심을 가지고 참여하고 있다. 2D/3D 변환은 오래전부터 연구되어 왔으나 실제 응용에서는 기대에 못 미치고 있다. 본 논문에서는 FPGA에 기반하고 VHDL로 코딩하여 2D/3D 변환을 위한 Convolution filter를 적용하였다. 좌우 영상을 생성하기 위하여 Convolution filter로 좌우 영상을 왜곡하였다. 필터의 사용으로 사용자의 위치나 취향에 따라서 영상의 왜곡을 달리하여 효과의 변화를 줄 수 있다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.85-95
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• 2008

3D 그래픽 알고리즘은 특성상 방대한 양의 스트림 데이터에 대하여 복잡한 연산을 수행하여야 한다. 이러한 알고리즘을 하드웨어에서 신속하게 수행할 수 있는 버텍스 셰이더와 픽셀 세이더의 도입으로 그래픽 프로세서는 "소프트웨어 셰이더의 하드웨어화"라는 목표를 어느 정도 달성한 것처럼 보이지만, 여전히 Z-버퍼 기반이라는 특정 알고리즘의 틀에서 벗어나지 못하고 있다. 향후 그래픽 프로세서가 궁극적으로 추구하는 모델은 알고리즘에 독립적인 그리고 버텍스 셰이더와 픽셀 셰이더가 통합된 셰이더로 발전할 것이다. 본 논문에서는 프로그래머블 통합 셰이더 프로세서에서 고성능 3차원 컴퓨터 그래픽 영상을 지원하기 위한 멀티포트 레지스터 파일 모델을 설계하고 구현하였다. 설계한 멀티포트 레지스터 파일을 기능적 레벨에서 시뮬레이션을 하여 그 성능을 검증 하였으며, FPGA Virtex-4(xc4vlx200)에 직접 구현하여 하드웨어 리소스 사용율과 속도를 확인 하였다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.59-70
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• 2007

본 논문에서는 휴대 정보기기 시스템에서 더욱 향상된 실시간 3D 그래픽 가속 능력을 갖는 SoC(System on a Chip) 구현을 위해 효과적인 T&L(Transform & Lighting) Processor 구조를 연구하였다. T&L 과정에 필요한 IP들을 설계하였으며, 이를 바탕으로 SoC Platform 기반으로 검증하였다. 설계된 T&L Processor는 24 bits 부동소수점 형식과 16 bits 고정소수점 형식을 적절하게 혼용하고 계산식의 병렬성을 최대한 활용하여 Transform 과정 연산과 Lighting 과정 연산의 지연시간을 균일하게 배분하여 Transform 과정만 처리할 때와 Lighting과 혼용으로 처리할 때 연산 속도의 차이가 없이 동작이 가능하다. 설계된 T&L Processor는 SoC 플랫폼을 이용하여 성능 측정 실험 및 검증을 하였고, Xilinx-Virtex4 FPGA에서 80 MHz의 동작 주파수를 확인하였고 초당 20M개의 정점(Vertex) 처리 성능을 확인하였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.355-362
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• 2013

TOF(Time-Of-Flight) 센서에 의해 획득된 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기의 하드웨어 구현을 기술한다. 설계된 위상 연산기는 CORDIC(COordinate Rotation DIgital Computer) 알고리듬의 vectoring mode를 이용하여 arctangent 연산을 수행하며, 처리량을 증가시키기 위해 pipelined 구조를 적용하였다. 고정 소수점 MATLAB 모델링과 시뮬레이션을 통해 최적 비트 수와 반복 횟수를 결정하였다. 설계된 위상 연산기는 MATLAB/Simulink와 FPGA 연동을 통해 하드웨어 동작을 검증하였으며, TSMC 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성하여 약 16,000 게이트로 구현되었고, 200MHz@1.8V로 동작하여 9.6 Gbps의 연산 성능을 갖는 것으로 평가되었다.

• 한국산학기술학회논문지
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• 제14권1호
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• pp.351-357
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• 2013

3D 입체 영상을 만들어 내기 위해서는 사람의 오른쪽 눈과 왼쪽 눈의 역할을 하는 양안 카메라가 필요하다. 즉, 왼쪽과 오른쪽 두 대의 카메라로부터 입력되는 영상을 합치는 3차원 영상 처리를 통하여 입체 영상으로 만들어내는 과정을 거치게 된다. 본 논문에서는 HD 해상도를 가지는 스테레오 영상 카메라 구현을 위하여 두 대의 고해상도 줌 카메라로부터 입력되는 영상데이터를 스테레오 영상 포맷으로 변환하는 알고리즘을 FPGA를 통하여 실시간으로 동작하도록 구현하였다. 또한 생성된 스테레오 영상으로부터 좌우 영상간의 물체의 위치 차이를 계산하여 구하는 방법을 제시하였다.