• 전자공학회논문지A
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• 제31A권12호
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• pp.16-22
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• 1994

In this paper, transmitter and receiver modules for free space optical interconnection are implemented and characterized. In the transmitter module, bias circuitry which inject current into the direct modulated laser diode is fabricated and in the receiver module, p-i-n diode is integrated with an MMIC amplifying stage. Laser diode has a direct-modulated bandwidth of 2 GHz at 1.4 Ith bias while p-i-n diode and amplifying stage has a bandwidth of 1.3 GHz and 1.5 GHz, repectively. Optical interconnection has a bandwidth of 1.3 GHz and linearly transmit modulated voltage signal up to 1.5 Vp-p. Measured loss of optical interconnection is 5dB which is composed of optoelectronic conversion loss of 15 dB, electrical impedance mismatch loss of 6.7 dB in transmitter module and gain of 18 dB in receiver module. Seperation between transmitter and receiver can be extended up to 50 cm by using a lens.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.111-114
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• 2005

The isolation performance of the S-band single-pole single-throw (SPST) monolithic microwave integrated circuit (MMIC) switch with two different RF-interconnection approaches, microstrip and grounded coplanar waveguide (GCPW) lines, are investigated. On-to-off isolation is improved by 5.8 dB with the GCPW design compared with the microstrip design and additional improvement of 6.9dB is obtained with the coplanar wire-bond interconnection (CWBI) at 3.4 GHz. The measured insertion loss and third-order inter-modulation distortion (IMD3) are less than 2.43 dB over 2.5 CHz $\sim$ 4 GHz and greater than 64 dBc.

• Journal of Welding and Joining
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• 제32권3호
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• pp.19-26
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• 2014

Through Silicon Via (TSV) technology is the shortest interconnection technology which is compared with conventional wire bonding interconnection technology. Recently, this technology has been also noticed for the miniaturization of electronic devices, multi-functional and high performance. The short interconnection length of TSV achieve can implement a high density and power efficiency. Among the TSV technology, TSV filling process is important technology because the cost of TSV technology is depended on the filling process time and reliability. Various filling methods have been developed like as Cu electroplating method, molten solder insert method and Ti/W deposition method. In this paper, various TSV filling methods were introduced and each filling materials were discussed.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2005년도 ISMP
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• pp.23-34
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• 2005

Electronic interconnection and packaging is mainly performed in a planar, 2D design style. Further miniaturization and performance enhancement of electronic systems will more and more require the use of 3D interconnection schemes. Key technologies for realizing true 3D interconnect schemes are the realization of vertical connections, either through the Si-die or through the multilayer interconnect with embedded die. Different applications require different complexities of 3D-interconnectivity. Therefore, different technologies may be used. These can be categorized as a more traditional packaging approach, a wafer-level-packaging, WLP ('above' passivation), approach and a foundry level ('below' passivation) approach. We define these technologies as respectively 3D-SIP, 3D-WLP and 3D-SIC. In this paper, these technologies are discussed in more detail.

• 한국정보과학회논문지:시스템및이론
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• 제34권12호
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• pp.656-664
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• 2007

Field-Programmable Gate Arrays는 사용자가 프로그램이 가능한 혁신적인 대규모 집적 회로이며 값싸고 빠르게 주문자가 원하는 VLSI 구현할 수 있는 장점을 가지고 있다. 그러나 특정 목적의 프로그램의 속도가 증가했을 때 FPGA가 연산하는 동안의 전력 소모와 연결선의 지연이 FPGA를 프로그램 하는데 중요한 문제점이 된다. 특히 기존 구조에서 사용되는 내부연결선이 전체 FPGA의 전력 중 65%를 소모한다. 이로 인하여 내부연결선이 전력 소모에 큰 영향을 주기 때문에 배선 시 연결선의 길이와 블록 간의 연결선을 줄임으로써 전력 소모를 줄일 수 있다. 배선 시 내부연결선을 줄이기 위한 방안으로 3차원 FPGA가 제안되었다. 하지만 구조의 복잡해짐으로써 오히려 스위치에서 물리적인 연결선들은 더욱 증가하고 스위치의 면적이 증가하는 문제점을 가지게 되었다. 본 논문에서는 복잡성을 낮추어서 물리적인 내부 연결선의 길이를 줄이고, 배선시의 연결선의 길이를 3차원 FPGA만큼 줄일 수 있는 FPGA구조를 제안한다. 그리고 ISE 의 FPGA Editor와 배선 시 길이를 예측하는 프로그램을 사용하여 Xilinx사의 Virtex II FPGA와 3D FPGA의 연결선 구성을 비교한다.

• 컴퓨터교육학회논문지
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• 제17권2호
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• pp.115-124
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• 2014

하이퍼큐브와 스타 그래프는 상호연결망으로 널리 알려져 있다. 상호연결망의 임베딩은 임의의 연결망 G를 다른 연결망 H에 사상하는 것이다. 상호연결망 G가 H에 적은 비용으로 임베딩 가능하다는 것은 연결망 G에서 개발된 알고리즘들을 연결망 H에서 효율적으로 이용할 수 있는 장점이 있다. 본 논문에서는 HCN과 HON 사이의 임베딩과 스타(star)그래프와 하프팬케익그래프 사이의 임베딩을 분석한다. 연구 결과로 HCN(n,n)은 HON($C_{n+1},C_{n+1}$)에 연장율 3에 임베딩 가능하고, HON($C_d,C_d$)를 HCN(2d-1,2d-1)에 임베딩 비용은 O(d)임을 보인다. 또한 스타그래프는 하프팬케익그래프에 연장율 11, 확장율 1에 임베딩 가능하고, 평균 연장율은 8이다. 본 연구 결과는 HCN 연결망과 스타그래프에서 이미 개발된 여러 가지 알고리즘을 HON 연결망과 하프팬케익그래프에서 효율적으로 이용할 수 있음을 의미한다.

• Journal of the Optical Society of Korea
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• 제1권1호
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• pp.52-59
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• 1997

In this paper, we propose a system design for a parallel3-dimensional optical interconnection network utilizing variable grating mode liquid crystal devices (VGM LCD's) which are optical transducers capable of performing intensity-to-spatial-frequency conversion. The proposed system performs real-time, reconfigurable, but blocking and nonbroadcasting 3-dimensional optical interconnections. The operating principles of the 3-D optical interconnection network are described, and some of the fundamental limitations are addressed. The system presented in this paper can be directly used as a configuration of switching elements for the 2-D optical perfect-shuffle dynamic interconnection network, as well as for a B-ISDN photonic switching system.

• 한국광학회지
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• 제13권3호
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• pp.223-227
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• 2002

병렬 광접속용 다중모드 고분자 광도파로를 제작하였으며, 도파로 구조는 LIGA 공정에 의해 제작된 니켈 성형 마스터에 의해 hot embossing기술을 이용하여 성형하였다. 도파로 크기가 48$\times$47$\mu\textrm{m}$$^{2}$인 다중모드 광도파로를 단순 2단계 공정에 의해 제작하였으며, 0.85$\mu\textrm{m}$과 1.3$\mu\textrm{m}$ 파장대역에서 측정한 다중모드 광도파로의 도파손실은 각각 0.38dB/cm와 0.66dB/cm이었다.

• 한국전자파학회논문지
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• 제17권2호
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• pp.134-138
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• 2006

S-대역 SPST MMIC 스위치의 격리도 특성을 두 서로 다른 RF 결합 방법 인 마이크로스트립(microstirp)과 접지 코플라나 웨이브가이드(GCPW) 선로로 구성하여 분석하였다. 스위치의 온-오프 격리도는 마이크로스트립 설계에 비하여 접지 코플라나 웨이브가이드 선로를 사용하는 경우 5.8 dB 개선되었고, 접지 코플라나 웨이브가이드 선로에 코플라나 와이어본드 결합을 적용하는 경우 6.9 dB 더 향상된 격리도 특성을 3.4 GHz의 주파수에서 얻을 수 있었다. 측정된 삽입 손실 및 IMD3는 $3.2{\sim}3.6\;GHz$ 대역에서 1.94 dB보다 작았으며, 64 dBc보다 큰 특성을 얻었다.

• 한국컴퓨터정보학회논문지
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• 제15권11호
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• pp.1-9
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• 2010

집적회로 공정기술이 급속도로 발달하면서 멀티코어 프로세서를 설계하는데 있어서 내부 연결망 (interconnection)은 성능 향상을 방해하는 주요 원인이 되고 있다. 멀티코어 프로세서의 내부 연결망에서 발생하는 병목 (bottleneck) 현상을 해결하기 위한 방안으로 최근에는 2D 평면 구조에서 3D 적층 구조로 설계 방식을 변경하는 기법이 주목을 받고 있다. 3D 구조는 칩 내부의 와이어 길이를 크게 감소시킴으로써 성능 향상과 전력 소모 감소의 큰 이점을 가져오지만, 전력 밀도 증가로 인한 온도 상승의 문제를 발생시킨다. 따라서 효율적인 3D 구조 멀티코어 프로세서를 설계하기 위해서는 내부의 온도 문제를 해결할 수 있는 설계 기법이 우선적으로 고려되어야 한다. 본 논문에서는 실험을 통해 다양한 측면에서 3D 구조 멀티코어 프로세서 내부의 온도 분포를 분석하고자 한다. 3D 구조 멀티코어 프로세서에서 수행되는 프로그램의 특성, 냉각 효과, 동적 주파수 조절 기법 적용에 따른 각 코어의 온도 분포를 상세하게 분석함으로써 저온도 3D 구조 멀티코어 프로세서 설계를 위한 가이드라인을 제시하고자 한다. 실험 결과, 3D 구조 멀티코어 프로세서의 온도를 효과적으로 관리하기 위해서는 더 높은 냉각 효과를 갖는 코어를 상대적으로 더 높은 동작 주파수로 작동 시켜야 하고 온도에 영향을 많이 주는 작업 또한 더 높은 냉각 효과를 갖는 코어에 할당해야 함을 알 수 있다.