• Journal of Electrical Engineering and Technology
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• 제12권4호
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• pp.1619-1626
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• 2017

Electronic components that are used in high-level radiation environment require a semiconductor device having a radiation-hardened characteristic. In this paper, we proposed a radiation-hardened I-gate n-MOSFET (n-type Metal Oxide Semiconductors Field Effect Transistors) using a layout modification technique only. The proposed I-gate n-MOSFET structure is modified as an I-shaped gate poly in order to mitigate a radiation-induced leakage current in the standard n-MOSFET structure. For verification of its radiation-hardened characteristic, the M&S (Modeling and Simulation) of the 3D (3-Dimension) structure is performed by TCAD (Technology Computer Aided Design) tool. In addition, we carried out an evaluation test using a $Co^{60}$ gamma-ray source of 10kGy(Si)/h. As a result, we have confirmed the radiation-hardened level up to a total ionizing dose of 20kGy(Si).

• Journal of Semiconductor Engineering
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• 제3권2호
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• pp.161-167
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• 2022

Electrical characteristics of LDMOS power device with LDD(Lightly Doped Drain) structure is studied with variation of the region of channel and LDD. The channel in LDMOSFET encloses a junction-type source and is believed to be an important parameter for determining the circuit operation of CMOS inverter. Two-dimensional TCAD MEDICI simulation is used to study hot-carrier effect, on-resistance Ron, breakdown voltage, and transient switching characteristic. The voltage-transfer characteristics and on-off switching properties are studied as a function of the channel length and doping levels. The digital logic levels of the output and input voltages are analyzed from the transfer curves and circuit operation. Study indicates that drain current significantly depends on the channel length rather than the LDD region, while the switching transient time is almost independent of the channel length. The high and low logic levels of the input voltage showed a strong dependency on the channel length, while the lateral substrate resistance from a latch-up path in the CMOS inverter was comparable to that of a typical CMOS inverter with a guard ring.

• 전자공학회논문지D
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• 제36D권10호
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• pp.37-44
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• 1999

건식 식각 공정을 시뮬레이션하기 위하여, 플라즈마 챔버 내의 식각 이온 거동 메카니즘을 몬테카를로 수치해석 방식으로 구현하였고, 식각 이온의 거동에 의한 기판의 식각 형상을 확인하기 위하여 셀 방식의 표면 전진기를 개발하였다. 몬테카를로 수치 계산의 단점인 과다한 계산 시간을 효과적으로 감소시키기 위하여, CRAY T3E 병렬 컴퓨터와 여러대의 워크스테이션을 연결한 MPI 환경에서 몬테카를로 병렬 계산 알고리즘을 개발하였다. 본 연구에서 개발한 몬테카를로 병렬 계산 알고리즘은 95% 이상의 효율성을 보이며, 16개의 프로세서를 사용하였을 때 16의 스피드업(Speedup) 값을 얻었다. 또한 셀 방식의 병렬 연산 표면 전진기를 이용하여 토포그래피 시뮬레이션을 수행한 결과에서, 셀의 개수가 2갭만 개 일 때, 약 600Mb 이상의 메모리가 소요되므로 단일 워크스테이션 환경에서는 불가능한 계산이 본 연구에서 개발한 병렬 계산 알고리즘을 이용하였을 때 32개의 프로세서에서 15분의 계산시간이 소요되었다.

• 한국재료학회지
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• 제34권2호
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• pp.111-115
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• 2024

Silicon carbide (SiC) has emerged as a promising material for next-generation power semiconductor materials, due to its high thermal conductivity and high critical electric field (~3 MV/cm) with a wide bandgap of 3.3 eV. This permits SiC devices to operate at lower on-resistance and higher breakdown voltage. However, to improve device performance, advanced research is still needed to reduce point defects in the SiC epitaxial layer. This work investigated the electrical characteristics and defect properties using DLTS analysis. Four deep level defects generated by the implantation process and during epitaxial layer growth were detected. Trap parameters such as energy level, capture-cross section, trap density were obtained from an Arrhenius plot. To investigate the impact of defects on the device, a 2D TCAD simulation was conducted using the same device structure, and the extracted defect parameters were added to confirm electrical characteristics. The degradation of device performance such as an increase in on-resistance by adding trap parameters was confirmed.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.360-369
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• 2012

The causes of showing different subthreshold slopes (SS) in programmed and erased states for two different charge trap flash (CTF) memory devices, SONOS type flash memory with gate-all-around (GAA) structure and TANOS type NAND flash memory with planar structure were investigated. To analyze the difference in SSs, TCAD simulation and low-frequency noise (LFN) measurement were fulfilled. The device simulation was performed to compare SSs considering the gate electric field effect to the channel and to check the localized trapped charge distribution effect in nitride layer while the comparison of noise power spectrum was carried out to inspect the generation of interface traps ($N_{IT}$). When each cell in the measured two memory devices is erased, the normalized LFN power is increased by one order of magnitude, which is attributed to the generation of $N_{IT}$ originated by the movement of hydrogen species ($h^*$) from the interface. As a result, the SS is degraded for the GAA SONOS memory device when erased where the $N_{IT}$ generation is a prominent factor. However, the TANOS memory cell is relatively immune to the SS degradation effect induced by the generated $N_{IT}$.

• 한국전기전자재료학회논문지
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• 제36권4호
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• pp.413-417
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• 2023

Gallium Oxide (Ga₂O₃) is preferred as a material for next generation power semiconductors. The Ga₂O₃ should solve the disadvantages of low thermal resistance characteristics and difficulty in forming an inversion layer through p-type ion implantation. However, Ga₂O₃ is difficult to inject p-type ions, so it is being studied in a heterojunction structure using p-type oxides, such as NiO, SnO, and Cu₂O. Research the lateral-type FET structure of NiO/Ga₂O₃ heterojunction under the Gate contact using the Sentaurus TCAD simulation. At this time, the VG-ID and VD-ID curves were identified by the thickness of the Epi-region (channel) and the doping concentration of NiO of 1×10¹⁷ to 1×10¹⁹ cm-3. The increase in Epi region thickness has a lower threshold voltage from -4.4 V to -9.3 V at I_D = 1×10^-8 mA/mm, as current does not flow only when the depletion of the PN junction extends to the Epi/Sub interface. As an increase of NiO doping concentration, increases the depletion area in Ga₂O₃ region and a high electric field distribution on PN junction, and thus the breakdown voltage increases from 512 V to 636 V at I_D =1×10^-3 A/mm.

• 전기전자학회논문지
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• 제8권1호
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• pp.152-159
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• 2004

본 연구에서는 Bi-DMOS 기술을 이용하여 SMPS용 고내압 스윗칭 전력소자 내장형 one-chip PWM IC를 설계하였다. 기준전압회로는 다양한 온도와 공급전압의 변화에도 일정한 전압(5V)을 발생시킬 수 있도록 설계하였고, 오차 증폭기의 경우, 높은 dc gain$({\simeq}65.7db)$, unity frequency$({\simeq}189Khz)$, 적절한 $PM({\simeq}76)$를 가지면서 높은 입력저항을 갖도록 설계하였다. 비교기는 2단 구성으로 설계를 하였고, 삼각파 발생회로 경우, 외부 저항과 캐패시터를 이용해서 발진 주파수(20K), output swing 폭(3.5V)을 갖는 삼각파를 발생시켰다. 스윗칭 파워소자는 SOI 기판을 사용하고, 확장 드레인 영역의 길이와 도핑 농도를 적절히 조정, 350V급 내압을 갖는 n-LDMOSFET을 설계 하였다. 최종적으로, layout은 각 소자에 대한 디자인 룰(2um 설계 룰)을 설정하였고, Bi-DMOS 공정 기술을 바탕으로 PWM IC 회로와 n-LDMOSFET one-chip IC를 설계하였다.

• 전자공학회논문지
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• 제52권10호
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• pp.33-46
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• 2015

본 논문에서는 ITRS(International Technology Roadmap for Semiconductors)를 따라 스케일 다운된 FinFET 소자의 디지털 및 아날로그 회로의 성능을 예측했다. 회로 성능의 정확한 예측을 위해 기생 커패시턴스와 기생 저항 모델을 개발해 3D Technology CAD 해석 결과와 비교해 오차를 2 % 미만으로 달성했다. 기생 커패시턴스 모델은 conformal mapping 방식을 기반으로 모델링 되었으며, 기생 저항 모델은 BSIM-CMG에 내장된 기생 저항 모델을 핀 확장 영역 구조 변수($L_{ext}$) 변화에 따른 기생 저항 성분 변화를 반영 할 수 있도록 개선했다. 또한, 공정 단위 변화에 대해 소자의 전압전류의 DC 특성을 반영하기 위해 BSIM-CMG 모델의 DC 피팅을 진행하는 알고리즘을 개발했다. BSIM-CMG에 내장된 기생 모델을 본 연구에서 개발한 저항과 커패시턴스 모델로 대체해 압축 모델 내부에 구현하여, SPICE 시뮬레이션을 통해 스케일 다운된 FinFET 소자의 $f_T$, $f_{MAX}$, 그리고 링 오실레이터와 공통 소스 증폭기의 기생 성분으로 인한 특성변화를 분석했다. 정확한 기생 성분 모델을 적용해 5 nm FinFET 소자까지 회로 특성을 정량적으로 제시했다. 공정 단위가 감소함에 따라 소자의 DC 특성이 개선될 뿐만 아니라 기생 성분의 영향이 감소하여, 회로 특성이 향상됨을 예측했다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.105-112
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• 2009

본 논문에서는 $0.35{\mu}m$ Bipolar-CMOS-DMOS(BCD)공정으로 설계한 스마트 파워 IC 내의 가드링 코너 영역에서 발생하는 비정상적인 정전기 불량을 관측하고 이를 분석하였다. 칩내에서 래치업(Latch-up)방지를 위한 고전압 소자의 가드링에 연결되어 있는 Vcc단과 Vss 사이에 존재하는 기생 다이오드에서 발생한 과도한 전류 과밀 현상으로 정전기 내성 평가에서 Machine Model(MM)에서는 200V를 만족하지 못하는 불량이 발생하였다. Optical Beam Induced Resistance Charge(OBIRCH)와 Scanning Electronic Microscope(SEM)을 사용하여 불량이 발생한 지점을 확인하였고, 3D T-CAD 시뮬레이션으로 원인을 검증하였다. 시뮬레이션 결과를 통해 Local Oxidation(LOCOS)형태의 Isolation구조에서 과도한 정전기 전류가 흘렀을 때 코너영역의 형태에 따라 문제가 발생하는 것을 검증하였다. 이를 통해 정전기 내성이 개선된 가드링 코너 디자인 방법을 제안하였고 제품에 적용한 결과, MM 정전기 내성 평가에서 200V이상의 결과를 얻었다. 통계적으로 Test chip을 분석한 결과 기존의 결과 대비 20%이상 정전기 내성이 향상된 것을 확인 할 수 있었다. 이 결과를 바탕으로 BCD공정을 사용하는 칩 설계 시, 가드링 구조의 정전기 취약 지점을 Design Rule Check(DRC) 툴을 사용하여 자동으로 찾을 수 있는 설계 방법도 제안하였다. 본 연구에서 제안된 자동 검증방법을 사용하여, 동종 제품에 적용한 결과 24개의 에러를 검출하였으며, 수정 완료 제품은 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V / MM 200V를 만족하는 결과를 얻었다.