• 정보보호학회논문지
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• 제11권2호
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• pp.37-44
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• 2001

본 논문에서는 유한체 연산을 바탕으로 하는 타원곡선 암호화 프로세서의 승산기를 효율적으로 구현할 수 있는 구조를 제안한다. 타원곡선 암호알고리즘에 적용된 비도는 193비트로 하드웨어 구현에 유리한 trinomial 다항식을 사용하였다. 제안된 승산기는 trinomial 다항식의 특성을 이용하여 기존의 193bit serial LFSR를 개선한 37bit digit serial 구조를 갖도록 설계하였다. 회로는 합성수준의 VHDL코드와 타원곡선 상에서의 임의의 좌표의 가산식으로부터 만들어진 테스트벡터를 적용하여 기능을 검증하고 회로의 규모를 측정하였다. 검증된 결과는 기존의 LFSR승산기의 30% 면적으로 승산기 구현이 가능하였다

• 한국통신학회논문지
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• 제27권10C호
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• pp.973-979
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• 2002

본 논문에서는 LFSR구조를 개선하여 기존의 LFSR구조 보다 면적과 속도면에서 효율적인 새로운 구조의 유한체 승산기를 제안한다. 기존의 LFSR구조에서는 t배 속도를 개선하기 위하여 레지스터의 수를 t x m 만큼의 레지스터 수가 증가하였다. 그러나, 본 논문에서는 레지스터의 수를 증가하지 않고 속도를 개선하는 구조를 이용하여 직렬 유한체 승산기를 설계하였다. 설계된 회로는 SYNOPSYS 시뮬레이션을 이용하여 LFSR구조에 비하여 2배 속도가 개선된 성능을 검증하였으며 또한, 본 논문의 고속, 저면적 승산기는 스마트카드와 같은 휴대형 단말기의 암호처리장치에 효과적으로 사용될 수 있음이 검증되었다.

• 정보보호학회논문지
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• 제20권5호
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• pp.11-22
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• 2010

최근 Fan과 Dai는 이진체 곱셈기의 효율성을 개선하기 위하여 Shifted Polynomial Basis(SPB)를 제안하고 이를 이용한 non-pipeline 비트-병렬 곱셈기를 제안하였다. SPB는 PB에 {1, ${\alpha}$, $\cdots$, ${\alpha}^{n-l}$}에 ${\alpha}^{-\upsilon}$를 곱한 것으로, 이 둘 사이는 매우 적은 비용으로 쉽게 기저 변환이 된다. 이후 삼항 기약다항식 $f(x)=x^n+x^k+1$을 사용하여 Modified Shifted Polynomial Basis(MSPB) 기반의 SPB 비트-병렬 Mastrovito type I과 type II 곱셈기가 제안되었다. 본 논문에서는 SPB를 이용한 비트-병렬 곱셈기를 제안한다. n ${\neq}$ 2k 일 때 제안하는 곱셈기 구조는 기존의 모든 SPB 곱셈기와 비교하여 효율적인 공간 복잡도를 가진다. 또한, 기존의 가장 작은 공간 복잡도를 가지는 곱셈기와 비교하여 1 ${\leq}$ k ${\leq}$ (n+1)/3인 경우 항상 효율적이다. 또한, (n+2)/3 $\leq$ k < n/2인 경우에도 일분 경우를 제외하고 기존 결과보다 항상 작은 공간 복잡도를 가진다.

• 전자공학회논문지
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• 제52권4호
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• pp.115-124
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• 2015

본 논문에서는 직렬 십진 곱셈기의 성능을 향상시키는 방안을 제안하고 다중 digit을 동시에 연산하는 방안을 제안한다. 제안하는 직렬 십진 곱셈기는 부분 곱 생성단계의 2배수, 4배수를 생성하기 위한 인코딩 모듈을 없애고 쉬프트 연산만으로 부분 곱을 생성해 지연시간을 감소시킨다. 또한 다중 digit 연산을 이용해 연산의 횟수를 줄인다. 제안하는 직렬 십진 곱셈기의 성능을 평가하기 위해서 Synopsys사의 Design Compiler를 이용하여 SMIC사의 110nm CMOS 공정 라이브러리로 합성하였다. 그 결과 제안한 곱셈기는 기존의 직렬 십진 곱셈기와 비교해 전체 면적은 4% 증가하였지만, 전체 지연시간은 5% 감소함을 보였다. 또한 동시 연산 수가 증가함에 따른 제안한 다중 digit 곱셈기의 면적과 지연시간의 trade-off를 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제20권2호
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• pp.1-10
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• 2015

본 논문에서는 유한체 $GF(3^m)$상에서 모든 항에 0이 아닌 계수를 갖는 기약 다항식에 대하여 m이 홀수 및 짝수인 경우 $GF(3^m)$상의 곱셈 알고리즘을 제시하였으며, 제시한 곱셈 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 곱셈기를 설계하였다. 제시한 곱셈기의 구성은 $(m+1)^2$개의 동일한 기본 셀들로 설계되었으며, 셀에 메모리를 사용하지 않았으므로 회로가 간단하며 셀당 $T_A+T_X$의 지연시간을 갖는다. 본 논문에서 제안한 곱셈기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 소성∙가공
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• 제33권2호
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• pp.123-131
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• 2024

Plastic, the main material of FFF-type 3D printing, exhibits lower strength compared to metal. research aimed at increasing strength is needed for use in various industrial fields. This study analyzed three X-shape infill patterns(grid, lines, zigzag) with similar internal lattice structure. Moreover, tensile test considering weight and printing time was conducted based on the infill line multiplier and infill overlap percentage. The three X-shape infill patterns(grid, lines, zigzag) showed differences in nozzle paths, material usage and printing time. When infill line multiplier increased, there was a proportional increase in tensile strength/weight and tensile strength/printing time. In terms of infill overlap percentage, the grid pattern at 50% and the zigzag and lines patterns at 75% demonstrated the most efficient performance.

• 한국통신학회논문지
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• 제15권7호
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• pp.628-637
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• 1990

본 연구에서는 고속의 병렬 알고리즘을 이용하여 실시간 디지털 신호를 처리할 수 있는 16x16 고속의 CMOS 승산기를 설계하였다. 설계된 병렬 승산기는 modified Booth's 알고리즘과 Ling's approach를 이용하여 4열의 가산기와 8개의 Booth 디코더로 구성하였으며, 2's complement의 데이터와 계수를 처리할 수 있도록 설계하였다. 또한 VLSI 구현에 적합하도록 modulrity하고 regularity하게 모든 회로를 설계하고 규칙적으로 내부 배열을하여 testavility가 용이하도록 설계하였다.

• 대한수학회지
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• 제45권2호
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• pp.537-558
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• 2008

Consider a weak solution u of the Navier-Stokes equations in the class $L^2((0,T);X_1(\mathbb{R}^d)^d)$. We establish a new approach to treat the regularity problem for the Navier-Stokes equation in term of the multiplier space $X_1(\mathbb{R}^d)$.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.289-292
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• 2002

In this paper, an efficient architecture for the finite field multiplier is proposed. This architecture is faster and smaller than any other LFSR architectures. The traditional LFSR architecture needs t x m registers for achieving the t times speed. But, we designed He multiplier using a novel fast architecture without increasing the number of registers. The proposed multiplier is verified with a VHDL description using SYNOPSYS simulator. The measured results show that the proposed multiplier is 2 times faster than the serial LFSR multiplier. The proposed multiplier is expected to become even more advantageous in the smart card cryptography processors.

• 호남수학학술지
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• 제35권2호
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• pp.201-210
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• 2013

In this paper, we introduced the notion of multiplier of a BCC-algebra, and gave some properties of BCC-algebras. Also, we characterized kernels and normal ideals of multipliers on BCC-algebras.