• 대한전자공학회논문지SD
• /
• 제45권11호
• /
• pp.13-20
• /
• 2008

본 논문에서는 1.8YV 12-bit 10MSPS CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC 는 12-bit의 고해상도를 구현하기 위해 even folding 기법을 이용한 Folding/Interpolation 구조로 설계하였다. ADC의 전체 구조는 2단으로 구성된 Folding/Interpolation 구조로써, 각각의 folding rate (FR)은 8을 적용하였고, interpolation rate (IR)은 $1^{st}$ stage 에서 8, $2^{nd}$ stage 에서 16을 적용하여 설계함으로써 고해상도를 만족시키기 위한 최적의 구조를 제안하였다. 또한 SNR 을 향상시키기 위하여 Folding/Interpolation 구조 자체를 cascaded 형태로 설계하였으며, distributed track and hold를 사용하였다. 제안하는 ADC는 $0.18{\mu}m$ 1-poly 4-metal n-well CMOS 공정을 사용하여 제작되었다. 시제품 ADC 는 측정결과 10MSPS 의 변환속도에서 약 46dB의 SNDR 성능특성을 보이며, 유효 칩 면적은 $2000{\mu}m{\times}1100{\mu}m$의 면적을 갖는다.

• 한국마린엔지니어링학회:학술대회논문집
• /
• 한국마린엔지니어링학회 2011년도 전기공동학술대회 논문집
• /
• pp.197-197
• /
• 2011

• 한국통신학회논문지
• /
• 제38B권6호
• /
• pp.427-434
• /
• 2013

본 논문은 멀티 채널의 어레이 집적 모듈을 갖는 광트랜시버를 위한 2.5 Gbps 어레이 VCSEL driver의 설계 및 구현에 관한 것이다. 본 논문에서는 광트랜시버에 적용된 1550 nm high speed VCSEL을 드라이브하기 위하여 $0.18{\mu}m$ CMOS 공정 기술을 이용하여 자동 광전력제어 기능을 갖는 2.5 Gbps VCSEL (수직 공진기 표면 방출 레이저) 드라이버 어레이를 구현하였다. 광트랜스미터의 폭넓은 대역폭 향상을 위해 2.5 Gbps VCSEL Driver에 네가티브 용량성 보상을 갖는 능동 궤환 증폭기 회로를 채용한 결과 기존 토폴로지에 비해 대역폭, 전압 이득 및 동작 안정성의 뚜렷한 향상을 보였다. 4채널 칩은 최대 변조 및 바이어스 전류하에서 1.8V/3.3V 공급에서 140 mW의 DC 전력만 소모하고, 다이 면적은 기존 본딩 패드를 포함하여 $850{\mu}m{\times}1,690{\mu}m$를 갖는다.

• 한국정보통신학회논문지
• /
• 제17권10호
• /
• pp.2369-2379
• /
• 2013

본 논문에서는 의료영상 뿐만 아니라 비파괴검사 등에 활용되고 있는 CMOS x-ray 라인 스캔 센서를 설계하였다. x-ray 라인 스캔 센서는 512열${\times}$4행의 픽셀 어레이(pixel array)를 갖고 있으며, DC-DC 변환기(converter)를 내장하였다. Binning 모드를 이용하여 픽셀 사이즈가 $100{\mu}m$, $200{\mu}m$, $400{\mu}m$이 되도록 선택할 수 있도록 하기 위해 no binning 모드, $2{\times}2$ binning 모드와 $4{\times}4$ binning 모드를 지원하는 픽셀 회로를 새롭게 제안하였다. 그리고 power supply noise와 입력 common mode noise에 둔감한 이미지 신호인 fully differential 신호를 출력하도록 설계하였다. $0.18{\mu}m$ x-ray CMOS 이미지 센서 공정을 이용하여 설계된 라인 스캔 센서의 레이아웃 면적은 $51,304{\mu}m{\times}5,945{\mu}m$ 이다.

• 대한전자공학회논문지SD
• /
• 제46권11호
• /
• pp.77-83
• /
• 2009

본 논문에서는 $0.18{\mu}m$ CMOS 공정을 이용하여 다양한 무선통신 시스템 표준을 포함하는 Selective 피드백 저잡음 증폭기(SF-LNA)를 설계하였다. 노치필터를 이용하여 불필요한 주파수 대역은 저지시키고 원하는 주파수 대역만 통과시키는 주파수 응답을 얻었고, 측정 결과 820~960MHz와 1.57~2.5GHz 주파수 대역에서 각각 13dB 및 11.5dB의 전력이득과 -10dB 이하의 입력 및 출력 임피던스 매칭을 얻었다. 제작한 칩은 1.8V의 단일 전원전압으로부터 15mW의 낮은 전력소모를 가지며, $1.17\times1.0mm^2$의 칩 사이즈를 갖는다.

• 전자공학회논문지
• /
• 제49권10호
• /
• pp.142-147
• /
• 2012

본 논문에서는 다이나믹 주파수 스케일링 (DFS) 카운터를 사용하여 코오스, 파인 조정 기능을 갖는 CMOS 듀티 사이클 보정회로를 제시한다. DFS 카운터는 디지털-아날로그 컨버터의 비트 스위칭 글리치를 감소시키기 때문에 제안하는 CMOS 듀티 사이클 보정회로의 듀티 보정 범위를 증가시키고 지터 특성을 개선한다. 제안하는 회로는 0.18-${\mu}m$ CMOS 공정을 이용하여 설계되었다. 0.5-1.5GHz의 넓은 동작 주파수와 25-75%의 넓은 듀티 사이클 보정 범위 내에서 측정된 최대 출력 듀티 사이클 에러는 ${\pm}1.1%$이다.

• 전자공학회논문지
• /
• 제51권12호
• /
• pp.83-89
• /
• 2014

본 논문에서는 상호 교차결합 차동(complementary cross-coupled differential)구조를 기반으로 조절 주파수 범위가 넓은 광대역 Ku-band 전압 제어 발진기를 $0.18-{\mu}m$ CMOS 공정 기술을 바탕으로 설계 후 제작하여 주파수 조절 범위와 출력 스펙트럼, 위상잡음 등을 측정하여 분석하였다. PMOS와 NMOS가 캐스코드의 push-pull 구조로 연결되어 상호 교차된 차동발진기 구조에 주파수 제어용으로 MOS varactor를 사용한 본 전압 제어 발진기는 발진주파수 14.5GHz의 20%인 2.24GHz 의 매우 넓은 광대역의 주파수 제어를 달성하였음을 측정으로 확인하였다. 3.3V 전원으로부터 18mA의 DC 전류를 공급하였을 때 발진 출력전력은 -1.66dBm으로 측정되었으며, 5V 전원으로부터 47mA의 DC 전류를 공급하였을 때 발진 출력전력은 0.84dBm으로 측정되었다. 위상잡음은 100kHz offset 주파수에서 -74.5dBc/Hz로 측정되었다. 본 논문의 칩은 패드를 포함하여 $1.02mm{\times}0.66mm$의 면적을 갖는다.

• 한국정보통신학회논문지
• /
• 제15권4호
• /
• pp.897-904
• /
• 2011

본 논문에서는 CMOS 능동 인덕터를 이용하여 1.8GHz PCS 대역과 2.4GHz WLAN 대역에서 동조가 가능한 저잡음 증폭기의 새로운 회로구조를 제안하였다. CMOS 능동 인덕터 부하를 이용하는 저잡음 증폭기의 높은 잡음지수를 줄이기 위한 회로구조와 잡음지수를 더욱 감소시키기 위한 잡음상쇄기법을 적용하고 해석하였다. 이 동조가능 저잡음 증폭기를 $0.18{\mu}m$ CMOS 공정기술로 시뮬레이션을 수행한 결과는 잡음성능이 약 3.4dB 향상된 것을 보여주며, 이는 주로 제안된 새로운 회로구조에 기인한다.

• 대한전자공학회논문지SD
• /
• 제46권9호
• /
• pp.74-80
• /
• 2009

본 논문은 싱글의 LC-탱크 전압제어발진기(VCO)를 사용한 $2{\sim}6GHz$의 CMOS 주파수 합성기에 관하여 기술하였다. 광대역에서 동작하는 주파수 합성기 설계를 위해 최적화된 로컬발진기(LO) 신호 발생기를 사용하였다. LO 신호 발생기는 LC-탱크 VCO와 이 신호를 분주하고 혼합하는 방법으로 광대역의 주파수에서 동작하도륵 구현하였다. 주파수 합성기는 3차 1-1-1 MASH 타입의 시그마-델타 모듈레이터(SDM)를 사용한 소수 분주 위상잠금루프(PLL)에 기초로 설계되었다. 제안한 주파수 합성기는 $0.18{\mu}m$ CMOS 공정기술을 사용하여 설계하였고, off-chip 루프 필터를 가지고 $0.92mm^2$의 칩 면적을 차지하며, 1.8V 전원에서 36mW 이하의 전력을 소모한다. PLL은 $8{\mu}s$보다 적은 시간에서 록킹을 완료한다. 위상 잡음은 중심 주파수 신호로부터 1MHz 오프셋에서 -110dBc/Hz보다 작다.

• 한국전자파학회논문지
• /
• 제16권2호
• /
• pp.144-148
• /
• 2005

본 논문은 $CMOS\;0.18\;{\mu}m$ 고정을 이용한 MB-OFDM UWB용 VGA를 설계하였다. 제 안된 VGA는 $-6\~45dB$의 가변이득 조정이 가능하고 3 dB Bandwidth는 필요 성능인 264 MHz를 만족하였다. 2단 연속 구조인 증폭부와 DC 성분을 제거하는 DC offset canceller로 구성되어 있고 1.8 V 바이어스에 4 mA 소비 전류를 만족하였다.