• 한국산업정보학회논문지
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• 제21권1호
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• pp.17-25
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• 2016

본 논문은 동기회로에서 누설 전류를 줄이기 위해서 사용되는 파워 스위치 구조를 결합한 새로운 구조의 저전력 비동기 회로 설계 방법을 제안하고자 한다. Static 방식, Semi-static 방식과 같은 기존의 지연 무관방식의 비동기 방식과 비교해서 다소 속도의 손해는 있지만, 파워 스위치에 의해서 데이터가 없는 상태에서는 누설 전력을 줄일 수 있고, 전체 사이즈가 작아짐으로써 데이터가 입력되는 순간의 스위칭 전력도 줄일 수 있는 장점이 있다. 따라서, 제안된 방법은 속도보다 저전력을 기본으로 하는 사물인터넷 시스템에서 요구되는 전전력 설계 방법이 될 것이다. 본 논문에서는 새로운 방식의 비동기 회로를 사용하여 $4{\times}4$곱셈기를 0.11um 공정으로 설계하고, 기존의 비동기 방식의 곱셈기와 스피드, 누설 전류, 스위칭 파워, 회로 크기 등을 비교하였다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2000년도 종합학술발표회 논문집 Vol.10 No.1
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• pp.328-332
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• 2000

본 논문에서는 기생 패치 구조와 적층 구조의 광대역 마이크로스트립 안테나에 평행 결합 선로 형태의 광대역 임피던스 정합 회로를 결합하여 쉽게 추가적인 임피던스 대역폭 개선을 얻을 수 있음을 제안하였다. 평행 결합 선로 형태의 광대역 임피던스 정합 회로 설계를 위하여 분포 회로 방식의 반복적인 방법을 제시하였고. 설계\ulcorner제작 결과 기생 패치 구조와 적층 구조에서 각각 56.23%와 16.45%의 추가적인 임피던스 대역폭 개선을 이룰 수 있었다. 그리고 방사 패턴과 측정된 이득을 보면 평행 결합 선로의 결합으로 인한 방사 패턴에서의 큰 변화는 보이지 않았고, 이득에서는 평행 결합 선로 부분의 커플링 손실로 인해 최대 이득이 약 1 dB 정도 감소하는 것을 확인할 수 있었다.

• 전기전자학회논문지
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• 제17권3호
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• pp.248-253
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• 2013

주파수 판별기는 주파수를 디지털 비트 신호로 변환해주는 회로로서 변조기, 동기화 회로 등에 쓰인다. 본 논문에서는 여러 종류의 일차, 이차 주파수 판별기의 구조를 모델링하고 양자화 잡음 성능을 분석하며, 새로운 구조의 델타-시그마 주파수 판별기 구조를 제안한다. 이론적 분석과 유도된 수식으로부터 출구 잡음을 구하고 모의실험으로 타당성을 검증하였다. 제안된 주파수 판별기는 전 디지털 회로로서 전 디지털 위상 잠금 루프의 궤환 경로에 적용될 수 있다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2001년도 종합학술발표회 논문집 Vol.11 No.1
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• pp.239-242
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• 2001

본 논문에서는 self-bias 구조를 갖는 소 신호 증폭기에 대해 논의된다 주파수 영역은 ISM band (Industria1/Scientific/Medical band) 인 무선 랜 (WLL : Wireless Local Loop) 대역 5.8GHz 에서 설계하였다. 제시된 self-bias 구조는 단일 전원만을 사용한다는 장점을 가지고 있으며 입력 단에서 RFC (λ/4 전송선로)를 제거하고 매칭 회로에서 단락 스터브를 사용함으로 구조를 간단히 하였다. 이러한 bias조건에서 FET의 이득은 11dB이고 회로 설계 후 측정 결과는 입력 반사 손실 -16.455dB, 이득은 8.095dB이다. 이 소 신호 증폭기는 간단한 구조로 구현된 장점 뿐 만 아니라 무선 랜 분야에서도 충분히 응용 될 수 있으리라 기대된다.

• 한국통신학회논문지
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• 제26권6B호
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• pp.848-855
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• 2001

본 논문에서는 GHz 대역의 고속 클럭 신호를 필요로 하는 데이터 통신 시스템 분야에 응용될 수 있는 새로운 구조의 클럭 및 데이터 복원회로를 제안하였다. 제안된 회로는 고속의 데이터 전송시 주로 사용되는 NRZ 형태의 데이터 복원에 적합한 구조로서 NRZ 데이터가 주입될 경우에 위상동기 회로에 발생하는 주요 잡음원인인 high frequency jitter를 방지하기 위한 새로운 위상 검출구조를 갖추고 있어서 보다 안정적인 클럭을 제공할 수 있다. 또 가변적인 지연시간을 갖는 delay cell을 이용한 위상검출기를 제안하여 위상 검출기가 갖는 dead zone 문제를 없애고, 항상 최적의 동작을 수행하여 빠른 동기 시간을 갖도록 하였다. Gbps급 대용량의 데이터를 복원하기 위한 클럭 생성을 목표로 하여 CMOS 0.25$\mu\textrm{m}$ 공정을 사용하여 설계한 후 그 동작을 HSPICE post-layout simulation을 통해 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2019년도 전력전자학술대회
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• pp.299-300
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• 2019

본 논문에서는 MVDC(Medium-Voltage DC) 차단기의 성능평가를 수행하기 위해 사용되는 단락 시험 설비의 새로운 구조를 제시한다. 단락 시험 설비는 직류 고전압과 고전류를 발생시키고 이러한 조건에서 차단기의 개폐 성능을 검증한다. 고전압과 고전류를 단일 회로로 합성하는 구조의 경우, 단락 시험 설비의 규모와 전력용량이 매우 크다. 제시하는 단락 시험 설비는 별개의 회로인 고전류원과 고전압원으로 구성된다. 각 회로에서 직류 고전압과 고전류를 발생시켜 단락 시험을 수행하는 구조이다. 제시하는 단락 시험 설비의 구조와 동작 원리를 설명하고 시뮬레이션 분석을 통하여 그 성능을 검증하였다.

• 전자공학회논문지S
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• 제35S권9호
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• pp.104-110
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• 1998

본 논문에서는 구현이 용이한 전이중 통신용 비선형 반향제거기의 회로구조를 제안하고자 한다. 이 회로구조는 선형 반향제거기의 FIR 구조를 사용하면서 단지 약간의 탭만 부가함으로서 선형신호 뿐만 아니라 하이브리드나 데이타 변환기 등에서 발생하는 비선형 반향신호도 제거할 수 있도록 설계되었다. 부가되는 탭의 수는 비선형 반향성분을 어느 정도까지 제거할 것인가에 의해서 좌우된다. 본 구조를 사용하여 컴퓨터 프로그램을 작성하고 시뮬레이션을 수행한 결과, 적은 탭을 추가시키는 것으로 비선형 반향신호에 대해 좋은 반향제거 효과를 나타냄을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.64-71
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• 2009

본 논문은 위성방송 표준인 DVB-S2 (Digital Video Broadcasting via Satellite, Second generation) 에 적용 가능한 공통 자기상관 연산기를 사용한 효율적인 프레임 동기부 회로를 제안한다. 열악한 채널 상태 환경에서의 안정적인 성능을 달성하고 구현된 기능 동기블록의 하드웨어 자원을 효율적으로 활용하기 위해 본 논문에서는 새로운 구조의 효율적인 공통 자기상관기 구조를 제안한다. 제안한 동기부 회로는 병렬 구조를 취함으로써 프레임, 주파수 동기부 회로의 성능을 개선하여 프레임 동기부의 복잡도를 현저히 감소시킬 수 있었다. 따라서 제안한 동기부 회로는 직접 구현한 방식과 비교하여 약 92%의 곱셈기 개수와 81%의 덧셈기 개수를 줄일 수 있었다. 또한 FPGA 보드와 R&STM SFU 방송 테스트 장비를 이용하여 제안된 구조를 검증하였으며 총 LUTs는 XilinxTM Viertex IV LX200 칩의 29,821을 차지하였다.

• 문화기술의 융합
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• 제6권4호
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• pp.819-824
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• 2020

본 논문에서는 차세대 디지털 회로 설계기술인 양자점 셀룰러 오토마타(QCA)를 이용하여 새로운 멀티플렉서를 제안한다. 디지털 회로 중 멀티플렉서는 입력 신호 중 하나를 선택하여 하나의 라인에 전달하는 회로이다. 이는 D-플립플롭, 레지스터, 그리고 RAM 셀 등 많은 회로에 쓰이므로 현재까지도 다양한 연구가 이루어지고 있다. 하지만 기존에 제안된 평면구조 멀티플렉서는 연결성을 고려하지 않아 큰 회로를 설계할 경우 비효율적으로 면적을 사용하게 된다. 기존에 다층구조로 제안된 멀티플렉서도 있으나 셀 간 상호작용을 고려하지 않아 필요면적이 여전히 높다. 이에 본 논문에서는 셀 간 상호작용을 이용하고, 다층구조를 이용하여 38% 면적축소, 17% 비용감소 그리고 연결성을 개선한 새로운 멀티플렉서를 제안한다.

• 융합보안논문지
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• 제12권4호
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• pp.17-23
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• 2012

최근 스마트폰 및 태블릿 PC를 이용한 무선통신 사용자가 점차 늘면서 암호 알고리즘, 특히 스트림 암호 연구가 활발히 진행되고 있다. 스트림 암호 방식에서 필요한 난수발생기는 하드웨어 구현이 쉬운 LFSR 구조가 주로 사용된다. 그러나 기존의 다중 비트 출력의 LFSR 기반 난수 발생기는 회로가 복잡해지고 출력간의 상관관계가 크다. Leap-ahead 구조를 갖는 LFSR은 이를 해결하기 위해 제안되었으나, 레지스터의 수와 출력비트에 따라 생성되는 난수의 수가 급격히 적어지는 단점을 갖는다. 본 논문은 기존 Leap-ahead 구조에 세그먼테이션 기법을 적용하여 회로 크기의 증가 없이 생성되는 난수의 수를 높일 수 있는 새로운 구조를 제안한다. 제안된 구조는 VHDL을 통하여 회로로 합성된 후, Xilinx사의 Xilinx ISE 10.1의 Virtex 4, XC4VLX15에서 동작을 검증하였다. 실험 결과 제안된 구조는 기존 Multi-LFSR 구조에 비해 20%이내의 회로 크기로 Leap-Ahead 구조에 비해 최소 40% 생성되는 난수의 수를 증가시켰다.