• Proceedings of the Korean Society of Precision Engineering Conference
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• 2003.10a
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• pp.103-103
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• 2003

• Proceedings of the Korean Society of Computer Information Conference
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• 2014.01a
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• pp.19-21
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• 2014

본 논문에서는 기존의 산조가야금의 음을 합성하여 아두이노(Arduino)와 DSP(Digital Signal Processor)를 이용한 물리적 모델링 기반의 현 없는 산조 가야금을 구현한다. 아두이노는 저렴한 가격에 마이크로컨트롤러를 효율적으로 제어하며, DSP는 높은 분해능과 빠른 A/D변환 기능을 지원하여 복잡한 음 합성 연산의 빠른 처리를 만족시킨다. 또한 기존 가야금의 복잡한 연주법을 초보자도 쉽게 다루기 위해 가야금의 현을 대신해 터치 패널을 사용한다. 본 논문에서는 기본적인 I/O동작은 아두이노 MEGA 2560보드를, 음 합성의 복잡한 연산을 위해 CCSv5(Code Composer Studio) 툴과 DSP칩을 내장한 DSK5510 보드를 이용하여 기능을 검증한다. 모의실험 결과 현 없는 가야금의 합성음은 기존의 음과 매우 유사하였으며, 초보자도 쉽게 제어하고 연주가 가능한 환경을 구현하였다.

• The Journal of the Acoustical Society of Korea
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• v.17 no.8
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• pp.103-109
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• 1998

디지털신호의 변조에는 기본적으로 진폭 편이 변조(ASK: Amplitude-Shift Keying), 주파수 편이 변조(FSK: Frequency-Shift Keying), 위상 편이 변조(PSK: Phase-Shift Keying) 등의 세 가지 방법이 있다. 본 논문에서는 표본클록 합성계수 방식에 관한 이론을 고찰하고, 클록초기치 누적방식의 DDFS를 이용하여 위에서 언급한 변조방법을 실현할 수 있는 주파수 도약 대역 확산 통신에 적합한 변조기를 구현하였다. 또한, 합성된 출력주파수 의 정현파형에 대한 스펙트럼 분석과 PN(Pseudo Noise) 부호를 사용한 순시적인 주파수 도 약 상태, 위상제어의 가능성 등을 확인한 결과 실험으로부터 다음과 같은 결과를 얻었다. 첫 째, 합성된 출력주파수는 주파수 Index에 따라 기준주파수에 정확히 정수배가 되며, 둘째, 합성된 정현파형의 스펙트럼으로 기본파와 여러 고조파의 크기를 비교하여 본 결과 50[dB] 이상의 차이가 남으로서 고조파 성분들이 상당히 감소되었음을 확인하였고, 셋째, PN 코드 를 사용하여 순시적인 주파수 도약 상태를 확인하여 본 결과 스위칭 시간이 빠르기 때문에 주파수 도약 특성이 뛰어남을 알 수 있었으며 또한, 누산기의 set/reset 상태를 변화시킴에 따라 위상이 제어됨을 입증하였다.

• The Journal of The Korea Institute of Intelligent Transport Systems
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• v.7 no.3
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• pp.95-99
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• 2008

This paper proposes a new minimal resource high-level synthesis algorithm for low power design automation. The proposed algorithm executes an efficient approach to minimize the power consumption of the functional units in a circuit during the high level synthesis. In this paper, we visit all control steps one by one to reduce the switching activity in CDFG. The register sharing algorithm determines the minimum register after the life time analysis of all variable. According to property of input signal for functional unit, the proposed method visits all control step one by one and determines the resource allocation with minimal power consumption at each control step in a greedy fashion. The effect of the proposed algorithm has been proved through various filter benchmark to adopt a new scheduling and allocation algorithm considering the low rover.

• Proceedings of the Acoustical Society of Korea Conference
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• autumn
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• pp.41-44
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• 1999

본 논문에서는 PC 응용을 위한 고음질의 한국어 text-to-speech(TTS) 합성 시스템을 개발하였다. 개발된 시스템의 합성방식으로는 음의 고저 조절, 인접음 사이의 연결 처리 및 음색제어 등에서 기존의 PSOLA 방식에 비해 장점을 가지는 정현파 모델 기반의 방식을 채택하였고, 자연스러운 운율 모델링을 위하여 통계적 기법중의 하나인 Classification and regression tree(CART) 방법을 사용하였다. 또한 음소 경계의 불연속성 문제를 줄이기 위한 합성단위로 초성-중성 및 종성 단위를 사용하였고, 다양한 음색표현이 가능하도록 음색제어 기능을 갖추었다. 그리고, 표준 Speech Application Program Interface(SAPI)를 준용한 TTS engine 형태로 구현함으로써 PC 상에서의 응용 프로그램 개발 편의성을 높였다. 합성음의 청취평가 결과 음질의 우수성 및 음색제어 기능의 유효성을 확인할 수 있었다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.21 no.1
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• pp.69-75
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• 2010

In this paper, with using the clapp type VCO(Voltage Controlled Osillator) configuration a wideband frequency synthesizer in UHF band is proposed. In order to design a wideband frequency synthesizer, the variation of phase in the negative resistance circuit as well as the load circuit was analyzed. Based on this result we propose a method to widen the operation range of the VCO. A frequency synthesizer using the proposed wideband VCO was designed and fabricated. It is shown that the synthesizer has the operating frequency range of 740~1,530 MHz by 0~5 V varactor tuning voltage, and it had the output power of 2~-6 dBm. Moreover, the phase noise measured as -77 dBc/Hz at 10 kHz offset, and as -108 dBc/Hz at 100 kHz offset from the oscillation frequency.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 1997.11a
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• pp.151-156
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• 1997

본 논문은 저비용이면서 정확한 제어를 수행하는 새로운 퍼지 제어기의 VHDL 설계 및 FPGA 구현을 자동적으로 수행하는 통합 개발 환경(IDE : Integrated Development Environment)을 다룬다. 이를 위해 FLC의 자동 설계 및 구현의 전 과정을 하나의 환경 내에서 개발 가능하게 하는 퍼지 제어기 자동 설계 및 구현 시스템 (FLC Automatic Design and Implementation Station :FADIS)을 개발하였는데 이 시스템은 다음 기능을 포함한다. (1) 원하는 퍼지 제어기의 설계 파라메터를 입력받아 이로부터 FLC를 구성하는 각 모듈의 VHDL 코드를 자동적으로 생성한다. (2) 생성된 각 모듈의 VHDL 코드가 원하는 동작을 수행하는지를 Synopsys사의 VHDL Simulator상에서 시뮬레이션을 수행한다. (3) Synopsys사의 FPGA Compiler에 의해 VHDL 코드를 합성하여 FLC의 각 구성 모듈을 얻는다. (4) 합성된 모듈은 Xilinx사의 XactSTep 6.0에 의해 최적화 및 배치, 배선이 이루어진다. (5) 얻어진 Xilinx rawbit 파일은 VCC사의 r2h에 의해 C 언어의 header 파일 형태의 하드웨어 object로 변환된다. (6) 하드웨어 object를 포함하는 응용 제어 프로그램의 실행 파일을 재구성 \ulcorner 능한 FPGA 시스템 상에 다운로드한다. (7) 구현된 FLC의 동작 과정은 구현된 FLC와 제어 target 사이의 상호 통신에 의해 모니터링한다. 트럭 후진 주차 제어에 사용하는 퍼지 제어기 설계 및 구현의 전 과정을 FADIS상에서 수행하여 FADIS가 완전하게 동작하는지를 확인하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.67-67
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• 2010

탄소나노튜브(CNT)는 우수한 기계적, 화학적, 전기적 특성으로 인해 다양한 분야에서 차세대 응용재료로서 각광을 받고 있다. 다양한 CNT의 합성방법 중 CNT 구조제어가 가장 용이한 방법으로는 열화학증기증착법(TCVD)와 플라즈마지원(PE) CVD법이 있으며, 대량합성을 위해서는 TCVD가 보다 일반적으로 이용되어지고 있다. 일반적으로 CNT를 합성하기 위해서는 전이금속의 촉매가 필요하며 촉매의 활성화 및 탄소를 포함하는 원료가스의 분해를 위하여 고온공정이 요구된다. 그러나 향후 산업적 응용을 고려한다면 저온합성법의 개발은 시급하게 해결해야 할 과제로 인식되고 있다. 또한 기판 위에 CNT를 합성하는 경우 촉매와 기판재료 사이의 합금화를 방지하기 위하여 산화막층을 삽입하게 되는데, 이는 CNT의 높은 전도성을 이용하고자 할 경우 저해요소로 작용하게 된다. 따라서 CNT를 완충층의 도움 없이 금속기판 위에 직접 성장시키는 기술 역시 향후 CNT응용에 있어서 중요한 과제라 할 수 있다. 상기와 같은 배경으로 본 연구에서는 금속기판 위 CNT의 저온성장을 목적으로 연구를 진행하였다. CNT 합성기판으로는 SUS316L 및 Inconel과 같은 촉매금속을 자체 함유한 금속기판을 선정하였고, 플라즈마 전처리를 통한 기판표면 제어를 통하여 CNT의 저온성장을 도모하였다. 직류전원의 아르곤 플라즈마를 이용하여 금속기판을 처리하였을 때 기판온도 및 플라즈마 파워가 증가함에 따라 기판의 표면조도가 증가하는 것을 AFM분석을 통해 확인할 수 있었다. 아세틸렌 가스를 원료가스로 이용한 TCVD합성에 있어서는 플라즈마 처리한 기판이 무처리 기판보다 동일 합성온도에서 더 두꺼운 CNT박막을 형성하였고, 합성온도는 $400^{\circ}C$ 부근까지 내릴 수 있었다. 이는 플라즈마 처리로 증가된 기판의 표면조도가 저온에서 CNT의 핵생성에 유리하게 작용했음을 추측하게 한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.9
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• pp.74-80
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• 2009

This paper describes a $2{\sim}6GHz$ CMOS frequency synthesizer that employs only one LC-tank voltage controlled oscillator (VCO). For wide-band operation, optimized LO signal generator is used. The LC-tank VCO oscillating in $6{\sim}8GHz$ provides the required LO frequency by dividing and mixing the VCO output clocks appropriately. The frequency synthesizer is based on a fractional-N phase locked loop (PLL) employing third-order 1-1-1 MASH type sigma-delta modulator. Implemented in a $0.18{\mu}m$ CMOS technology, the frequency synthesizer occupies the area of $0.92mm^2$ with of-chip loop filter and consumes 36mW from a 1.8V supply. The PLL is completed in less than $8{\mu}s$. The phase noise is -110dBC/Hz at 1MHz offset from the carrier.

• 제어로봇시스템학회:학술대회논문집
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• 1989.10a
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• pp.354-359
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• 1989

음 함수(implicit function)의 미분관계를 고려하여, 유도한 본 연구의 판별기준을 통해 조작변수들과 제어변수들간의 pairing을 합리적으로 정할 수 있었으며, 기존의 기준이 해석하지 못한 대각선 이득에 대한 대각선에 있지 않은 이득의 영향을 효과적으로 고려할 수 있었다. 그리고 여러 경우에 대해 적응 예제들을 통하여 제시한 기준의 검증과 응용성을 알아보았다.