• 한국산학기술학회논문지
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• 제4권1호
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• pp.7-12
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• 2003

테스트용이도(testability)분석은 논리회로에서 발생하는 stuck-at고장을 테스트하는 것이 어느 정도 어려운가를 예측 평가하기 위한 목적에서 이루어진다. 좋은 테스트용이도 분석 프로그램이 있다면, 회로의 테스트용이도를 개선하기 위한 좋은 방안을 회로 설계자들에게 사전에 제시해줌으로써, 테스트 문제에 미리 대비할 수 있도록 해준다. 그 동안 테스트용이도 분석을 효율적으로 수행하기 위한 연구가 있었다. 그러나 COP이나 SCOAP과 같은 기존의 대표적인 테스프용이도 분석 알괴리즘들은 트리 구조를 갖는 회로의 경우에 각 stuck-at고장의 테스트용이도 값을 효율적으로 계산할 수 있으나, 일반적인 구조의 회로에 대해서는 정확도가 떨어진다. 그 이유는 테스트용이도 분석을 선형적인 시간 내에 수행하기 위해서 각 신호신들은 재수렴 팬아웃(reconvergent fanout)으로 인한 상관관계가 없는 것으로 가정하기 때문이다. 본 논문에서는 테스트용이도 분석을 위해 신호선 상관관계를 고려한 개선된 방법을 제안한다. 제안된 방법에서는, 회로 내에서 재수렴 팬아웃과 이에 경향을 받는 게이트들에 대한 정보를 사전에 파악하기 위한 재수렴 팬아웃 분석 알고리즘을 이용하여, 재수렴 팬아웃으로 인한 효과를 테스트용이도 분석에 반영함으로써 정확도를 높이고 있다.

• 정보과학회 논문지
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• 제43권7호
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• pp.820-826
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• 2016

거대한 데이터로부터 가치 있는 정보를 추출해 내는 빅데이터 기술의 필요성은 나날이 커지고 있다. 빅데이터 분석을 위해 사용되는 하둡 시스템은 맵리듀스를 통해 데이터를 처리하였으나, 맵리듀스 프레임워크는 코드 재사용성의 한계, 질의 최적화 기술의 부재 등의 단점을 보인다. 이를 극복하기 위해 SQL-on-Hadoop이라 불리는 하둡 기반의 SQL 질의 처리 기술이 주목받고 있다. SQL-on-Hadoop 기술 중 타조(Tajo)는 국내 개발진이 주축이 되어 개발되었다. 타조는 데이터 분석을 위해 외부합병정렬 알고리즘을 사용하며, 정렬 연산에 영향을 주는 매개변수로 정렬 버퍼 사이즈와 팬-아웃을 가진다. 본 논문은 타조의 정렬 연산에 영향을 미치는 매개변수인 정렬 버퍼 사이즈와 팬-아웃 값에 따른 정렬의 성능 차이를 보인다. 또한 측정한 성능에 대하여 정렬 버퍼 사이즈가 증가함에 따른 CPU 캐시 미스의 비율 증가, 팬-아웃에 따른 합병 단계 수의 변화가 성능 차이의 원인임을 보인다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.44-48
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• 2008

가변 stage carry increment adder는 stage가 증가함에 따라 stage에서 계산되는 워드길이를 1비트씩 늘려줄 수 있으므로 속도는 $O(\sqrt{2n})$에 근접한다. 하지만 stage의 비트가 늘어남에 따라 stage에 입력되는 캐리의 팬 아웃이 증가하게 되고 이로 인하여 속도가 느려진다. 본 논문에서는 stage의 입력 비트를 증가하여도 팬 아웃이 stage에 관계없이 고정될 수 있는 알고리즘을 제안하고 37비트 덧셈기를 레이아웃하여 시뮬레이션 결과를 비교하였을 때 면적은 40% 늘어나는 것에 비해 덧셈기의 속도가 75% 향상되었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (B)
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• pp.64-66
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• 2002

최근 다차원 공간색인 방법의 성능 향상을 위해 근사법을 사용하여 노드의 팬아웃을 증가시키려는 시도가 많이 행해졌다. 하지만 이러한 방법은 색인 구조의 정확성이 떨어져 불필요한 노드를 방문할 확률을 높다는 단점이 있다 본 논문에서는 정적 데이터에 대하여 노드의 팬아웃을 증가시키기 위해 하향식 STR 공간분할방법을 사용한 새로운 색인 방법을 제안한다. 제안한 방법은 공간분할방법을 사용하므로 근사법을 이용한 방법에 비해 정확성이 높을 백 아기라 하향식 계층 STR을 제안하여 STR 공간 분할방법을 효율적으로 트리 구조에 적용할 수 있도록 하였다. 이 피에도 이중분할 방법을 제안하여 점 데이터 및 사각형 데이터의 색인을 가능하게 딸 딱 아니라 사상 공간을 줄여 불필요한 노드의 방문을 막아 성능을 향상시켰다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2012년도 춘계학술대회 논문집
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• pp.381-382
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• 2012

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2013년도 춘계학술대회 논문집
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• pp.1223-1224
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• 2013

• 전자공학회논문지T
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• 제36T권4호
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• pp.71-81
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• 1999

시간제약 조건하에서 순차회로를 위한 새로운 CPLD(Complexity Programmable Logic Device) 기술 매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 순차회로의 궤환을 검출한 후 궤환이 있는 변수를 임시 입력 변수로 분리한 후 조합논리 부분을 DAG(Directed Acyclic Graph)로 표현한다. DAG의 각 노드를 검색한 후, 출력 에지의 수가 2이상인 노드를 분할하지 않고 노드만을 복제(replication)하여 팬 아웃 프리 트리로 재구성한다. 이러한 구성 방법은 주어진 시간 조건 안에서 최소의 면적을 가질 수 있으며 처리 시간을 고려하기 위한 것이다. 기존의 CPLD 기술 매핑 알고리즘인 TEMPLA의 경우 팬 아웃 프리 트리를 구성할 때 출력 에지의 수가 2이상인 노드를 서브 그래프로 분할함으로서 매핑 결과 시간 제약 조건을 초과할 수 있다. 또한, TMCPLD(Technology Mapping for CPLD)의 경우는 출력 에지의 수가 2 이상인 노드를 포함한 트리를 복제하여 전체의 노드수가 증가되어 전체 수행시간이 길어지는 단점을 가지고 있다. 이러한 단점을 보완하기 위해 노드만을 복제한 팬 아웃 프리 트리의 구성방법을 제안한다. 시간제약 조건과 조사의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 OR 텀수를 비용으로 하는 초기비용과 노드 병합 후 생성될 OR 텀수인 전체비용을 계산하여 CPLD를 구성하고 있는 CLB(Configurable Logic Block)의 OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 있는 OR텀 개수에 맞게 Bin packing를 수행하였다. 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TEMPLA에 비해 CLB의 수가 15.58% 감소되었다.

• 한국항공우주학회지
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• 제50권10호
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• pp.677-690
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• 2022

Actuator disk method 기반의 유동 해석자를 이용하여 수직 이착륙 복합형 비행체 중 하나인 이중 덕트 팬 항공기에 대한 공력해석을 수행하고 관련 지면 효과를 분석하였다. 회전 격자 기법을 이용한 해석결과와의 비교를 통해, 지면 효과 분석을 위한 해석자의 특성과 정확도를 함께 평가하였다. 지면과의 거리에 따른 공력 성능과 유동장 특성을 분석하였다. 지면과의 거리가 가까울수록 팬 추력은 증가하지만, 덕트, 동체, 날개의 수직력 감소로 인한 총 수직력 및 제자리 비행 효율의 저하를 확인하였다. 동체 하부의 유동장 분석으로부터 팬 후류와 지면 간의 상호작용에 의해 발생하는 지면 와류와 분수 유동을 확인하고, 이들이 비행체 공력 성능에 미치는 영향을 분석하였다. 속도 프로파일 비교/검토를 통해 비행체로부터의 거리와 방향에 따른 기체 주변 아웃워시의 강도와 특성을 분석하였다. 또한 콜렉티브 피치각에 따른 지면 효과의 영향을 확인하였다.

• 마이크로전자및패키징학회지
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• 제25권1호
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• pp.41-45
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• 2018

기술의 발전과 전자기기의 소형화와 함께 반도체의 크기는 점점 작아지고 있다. 이와 동시에 반도체 성능의 고도화가 진행되면서 입출력 단자의 밀도는 높아져 패키징의 어려움이 발생하였다. 이러한 문제를 해결하기 위한 방법으로 산업계에서는 팬아웃 웨이퍼 레벨 패키지(FO-WLP)에 주목하고 있다. 또한 FO-WLP는 다른 패키지 방식과 비교해 얇은 두께, 강한 열 저항 등의 장점을 가지고 있다. 하지만 현재 FO-WLP는 생산하는데 몇 가지 어려움이 있는데, 그 중 한가지가 웨이퍼의 휨(Warpage) 현상의 제어이다. 이러한 휨 변형은 서로 다른 재료의 열팽창계수, 탄성계수 등에 의해 발생하고, 이는 칩과 인터커넥트 간의 정렬 불량 등을 야기해 대량생산에 있어 제품의 신뢰성 문제를 발생시킨다. 이러한 휨 현상을 방지하기 위해서는 패키지 재료의 물성과 칩 사이즈 등의 설계 변수의 영향에 대해 이해하는 것이 매우 중요하다. 이번 논문에서는 패키지의 PMC 과정에서 칩의 두께와 EMC의 두께가 휨 현상에 미치는 영향을 유한요소해석을 통해 알아보았다. 그 결과 특정 칩과 EMC가 특정 비율로 구성되어 있을 때 가장 큰 휨 현상이 발생하는 것을 확인하였다.

• 한국전자통신학회논문지
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• 제9권11호
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• pp.1233-1240
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• 2014

1980년 Toffoli 가역게이트 출현 이후 지난 30년 간 적당한 함수 상에 가역 임베딩을 하는 많은 가역회로 합성법들이 발표되어 오는 동안 소수의 논문만이 가역 임베딩 없이 직접적인 비가역-가역 회로 매핑 방법을 채택해 왔다. 본 논문에서는 가역 임베딩 없는 직접적 가역 매핑에 대한 효과적인 게이트비용 절감 정책을 개발하였다. 새로운 비용절감 정책을 개발하기 위해 고전회로에서 NOT 게이트 배치에 따른 Toffoli 모듈 비용의 영향을 고찰하고, 이것을 기초로 하여 고전적 AND(OR)게이트에 대한 반전입력 추가가 가역 Toffoli 모듈의 비용을 증가(감소)시킨다-라는 고전 게이트 반전입력 수와 가역 Toffoli 모듈 비용 사이의 반비례적 성질을 이끌어내었다. 직접적 가역 매핑에 선행한 반전입력 재배치 정책은 현존하는 팬-아웃 및 슈퍼셀 정책들과 병행할 경우에 가역 Toffoli 모듈의 비용과 복잡성을 개선할 수 있는 효과적인 방법이다.