• 전자공학회논문지
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• 제51권11호
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• pp.174-180
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• 2014

본 논문에서는 인지 화질을 고려할 수 있는 측정 방법인 structural similarity (SSIM)기반의 백라이트 디밍에서 높은 계산량을 저감할 수 있는 무작위 화소 샘플링 기법을 제안한다. 제안한 방법에서는 우선 전체 프레임에서 미리 정의된 개수만큼의 화소를 무작위로 선택한 후 이를 블록 형태로 결합한다. 이 후 해당 블록에서 SSIM 계산에 필요한 변수들을 추정하기 때문에 한 프레임을 사용하는 기존 방법 대비 계산 시간을 큰 폭으로 줄일 수 있다. 실험 결과에서 기존 방법과 비교했을 때 제안한 방법은 평균 SSIM은 거의 유지하면서도 평균 파워 소모와 평균 계산 시간을 각각 38.1766 %, 99.5828 % 까지 줄일 수 있었다.

• 한국정보통신학회논문지
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• 제16권5호
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• pp.1009-1014
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• 2012

본 논문은 LTE-Advanced 시스템에 적용할 수 있는 2,500 MHz~2,570 MHz 대역 0.13-${\mu}m$ CMOS RF front-end 송신기를 제안하며 I/Q 상향주파수변환기와 구동증폭기로 구성되어있다. 상향주파수변환기는 우수한 선형특성을 얻기 위해 공진회로를 부하로 사용하였으며 국부발진신호의 누설을 줄이기 위해 전류 보상회로를 사용하였다. 또한, 제안하는 구동증폭기는 높은 전류 효율과 우수한 선형특성을 확보하기 위해 Class AB 바이어스 상태로 설계되었다. 측정 결과 제안하는 RF front-end 송신기는 최대 +6 dBm의 출력 파워를 제공하며, +0 dBm 출력 시 이미지 신호 및 국부 발진 누설 신호와 40 dBc의 차이를 보인다. 제작된 칩은 1.2 V의 공급 전압으로부터 36 mA 전류를 소모한다.

• 한국기계가공학회지
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• 제18권4호
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• pp.69-75
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• 2019

Since gasoline engines are based on a combination of a cast iron liner and an aluminum block, which have different thermal properties and stiffnesses, bore shape distortion is likely to occur during honing due to uneven thermal deformation. To solve this problem, many tests and evaluations are needed to support the development of a high-performance honing stone with low heat generation. Moreover, performance evaluation, which depends on inspection and observation after work, often requires much trial and error to optimize tool design, due to challenges in the accurate interpretation of results. This study confirmed that the assessment of grinding capability was clarified by evaluating performance under severe work conditions and by in-situ measurement and recording of current consumption (workload) and heat generation during operation. As a result of using a honing stone with excellent grinding performance in engine block manufacture-in which cylinder bore distortion caused by thermal deformation during manufacture is a problem-a noticeable improvement in the degree of cylindricity was observed.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 춘계학술발표대회
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• pp.22-25
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• 2010

재구성형 프로세서는 파워를 적게 사용하면서도 높은 성능을 낼 수 있는 프로세서이다. 재구성형 프로세서는 하드웨어에 최대한 많은 계산 자원을 넣으면서도 구조를 최대한 간단하게 하여 저전력 소모와 고성능을 동시에 추구하였다. 하지만 구조를 최대한 간단히 하는 과정에서 프로그램의 수행을 관리하는 많은 하드웨어 로직이 빠지게 되었는데, 이 부분은 컴파일러에서 코드를 생성할 때 스케쥴링과 수행 순서까지 정해지도록 소프트웨어적 관점에서 처리하기로 하였다. 이를 사용하기 위해 컴파일러는 입력된 프로그램을 분석하고 재구성형 프로세서에서 수행될 수 있는 형태로 코드를 각 계산자원에 매핑하는 작업을 수행해 주어야 한다. 재구성형 프로세서의 레지스터는 이 매핑 과정에서 데이터의 전달을 위해서 주로 사용되게 된다. 이 논문에서는 다양한 멀티미디어 응용 프로그램을 사용하여 멀티미디어 환경에서 재구성형 프로세서가 사용될 때 레지스터 개수가 성능에 미치는 영향을 제시한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 추계학술발표대회
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• pp.286-289
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• 2007

PC 및 서버 급에서 DBMS가 아주 폭넓게 사용되어지고 있으며 그 뿐 아니라 컴퓨팅 파워가 높아짐에 따라서 임베디드 시스템에서도 DBMS가 필요해졌다. 임베디드 시스템에서 DBMS가 충분히 동작할 만큼의 성능을 발휘하게 되었고, 이에 따라 임베디드 시스템에서 동작하는 응용프로그램들도 임베디드 DBMS를 사용하게 되었다. 임베디드 시스템이 점차 플래시 메모리를 사용하는 추세에 맞추어 플래시 기반 임베디드 DBMS 기술 개발이 중요하다. 플래시 메모리의 특성에 맞춘 임베디드 DBMS를 개발하지 않으면, 결과적으로 플래시 메모리의 성능을 저하시키며, 수명도 단축시키는 결과를 초래하게 될 것이다. 특히 임베디드 환경에서는 전기 에너지 자원이 한정되어 있기 때문에 전력 소모를 줄이는 것이 관건이다. 따라서 임베디드 DBMS에서 디스크에서 정의한 비용 모델을 따르는 것은 한계가 있다. 본 논문은 임베디드 DBMS에서 전력 기반 비용 모델을 새롭게 제시하고, 디스크 기반 비용 모델과 비교하여 제시한 비용 모델과의 차이를 보인다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.73-82
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• 2005

스캔 테스트를 위한 테스트 데이터의 양과 파워 소모는 SoC 테스트에서의 최근의 직면한 가장 큰 문제들이다. 따라서 본 논문에서는 저전력 테스트를 고려한 새로운 테스트 데이터 압축 방법을 제안한다. 제안하는 압축 방법은 테스트 데이터 압축을 위해 압축율, 전력 소모 감소율과 하드웨어 오버헤드를 고려하여 최대 효율을 가지도록 하는데 기초하고 있다. 압축율과 전력 감소율을 높이기 위해서 본 논문에서는 IR (Input Reduction) 기법과 MSCIR (Modified Statistical Code using Input Reduction) 압축 코드을 사용하며, 뿐만아니라 이를 위한 사전 작업인 새로운 스캔 플립플롭 순서 재조합 기법 및 테스트 패턴 순서 재조합 방법을 제안한다. 기존의 연구와는 달리 CSR 구조를 사용하지 않고 원래의 테스트 데이터 $T_D$를 사용하여 압축하는 방법을 사용한다. 이렇게 함으로써 제안하는 압축 방법은 기존의 연구에 비해 훨씬 높은 압축율을 가지며 낮은 하드웨어 오버헤드의 디컴프레션 구조와 적은 전력 소모를 가진다. ISCAS '89 벤치 회로에 대찬 기존의 연구와의 비교로서 그 결과를 알 수 있다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.89-94
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• 2008

본 논문에서는 서브샘플링 기법을 이용한 직접변환 수신단에 이용할 수 있는 광대역 증폭기와 높은 Q-factor 값을 가지는 대역통과 필터(BPF) 회로를 0.18um CMOS 공정을 이용하여 구현하였다. 광대역 증폭기는 5.4GHz의 대역폭 및 12dB의 파워 이득 특성을 가지며, 대역통과필터는 2.4GHz Bluetooth 규격에서 동작할 수 있도록 설계하였다. RF 신호가 안테나를 통해 광대역 증폭기와 BPF를 통과한 후의 주파수응답 측정결과를 살펴보면, 2.34GHz에서 18.8dB의 파워이득파 31MHz의 대역폭을 갖는다. 이는 대역통과 필터의 Q-factor 값이 75로써 매우 높은 선택도(selectivity) 특성을 나타낸다. 또한, 전체 칩은 8.6dB의 noise-figure 특성과 대역폭 내에서 -12dB 이하의 입력 임피던스 매칭 (S11) 특성을 보이며, 전력소모는 1.8V 단일 전원전압으로부터 64.8mW 이고, 칩 면적은 $1.0{\times}1.0mm2$ 이다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.6-12
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• 2010

본 논문에서는 시그마-델타 변조기에 기반 한 D급 오디오 증폭기를 제안한다. 16-비트 병렬의 디지털 입력신호는 4-차 디지털 시그마-델타 변조기에 의해 2-비트의 신호로 직렬화되고, 이 신호는 4-차 아날로그 시그마-델타 변조기로 인가된다. 아날로그 시그마 델타 변조기의 출력단의 파워 스위치는 3-레벨로 동작하며, 3-레벨의 펄스 밀도 변조(PDM) 출력 신호는 LC-필터를 통해 저역 통과되어 스피커에 전달된다. 아날로그 시그마-델타 변조기의 첫 단의 적분기는 디지털 시그마-델타 변조기의 출력으로부터 샘플된 이산 시간 영역의 신호를 입력으로 받아들이고, 동시에 파워 스위칭 단의 연속 시간 영역의 출력 신호를 부궤환(feedback) 받기 위해 스위치드-캐패시터 적분기와 연속시간 영역의 적분기를 혼합된 형태로 구현되었다. 제안된 클래스-D 오디오증폭기는 CMOS 0.13-um 공정을 이용해 제작되었으며 100-Hz 부터 20-kHz의 신호 주파수 영역에서 동작한다. 제작된 D급 오디오 증폭기는 4-${\Omega}$ 부하 저항에서 최대 18.3-mW을 내고 0.035-%의 전고조파 왜율(total harmonic distortion pluse noise : THD+N) 성분과 80-dB의 입력신호 대역폭(dynamic range)을 갖는다. 아날로그 및 디지털 변조기는 1.2-V 전원 전압으로 동작하며 총 457-uW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.33-44
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• 2011

본 연구에서는 AMBA 3.0 AXI 프로토콜을 사용하여 고성능 및 저전력이 요구되는 MPSoC에 적합한 하이브리드 온-칩 버스구조를 설계하였다. AXI의 채널 중에서 트래픽이 많은 쓰기데이터 채널 및 읽기데이터 채널은 Crossbar 버스구조로 설계하여 고속 처리를 가능하게 하였다. 또한 MPSoC에서의 컴포넌트 추가에 따른 오버헤드(회로크기, 연결회선, 전력소모 등)를 줄이기 위해 트래픽이 적은 주소 채널과 쓰기 응답 채널은 Shared 버스구조로 공유하도록 설계하였다. 본 연구에서는 Hybrid 버스구조의 검증을 위해 Shared 버스구조 및 Crossbar 버스구조와 함께 시간, 공간, 파워 영역에서 각각 비교 실험하였다. $16{\times}16$ 버스 실험에서 Hybrid 버스구조는 Crossbar 버스구조와 비교해서 마스터의 대기시간은 약 9%, 전체 실행시간은 약 4%의 차이에 그쳐 비슷한 성능을 보여준다. 반면 오버헤드에서는 Crossbar 버스구조와 비교하여 회로 크기는 47%, 연결 회선 수는 52%, 동적 전력 소모는 66%의 감소 효과를 보인다. 따라서 본 연구에서 설계한 하이브리드 온-칩 버스구조는 Crossbar 버스 구조와 비교하여 고성능 및 저전력이 요구되는 MPSoC 인터커넥션에 매우 효과적임을 보이고 있다.

• 전자공학회논문지
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• 제50권11호
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• pp.70-77
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• 2013

본 논문에서는 새로운 기법의 PWM 발생기를 이용한 저면적, 고효율 SMPS를 제안한다. 제안된 회로에서 PWM의 duty ratio는 pseudo relaxation-oscillation technique를 이용한 PWM 발생기의 내부 커패시터 전압 기울기를 제어하는 방식으로 결정된다. 기존의 SMPS들에 비해, 제안된 제어 방식은 loop bandwidth 보상을 위해 기존의 아날로그 제어방식의 SMPS에서 요구되는 필터회로나 디지털 제어방식의 SMPS에서 요구되는 디지털 compensator가 필요 없기 때문에 단순한 구조로 구성된다. 또한, 제안된 회로는 PWM 발생기의 내부 캐패시터 용량 변화를 통해 1MHz~10MHz까지 스위칭 주파수를 사용자가 선택할 수 있다. 시뮬레이션 수행결과 제안된 SMPS는 10MHz 스위칭 주파수를 선택했을 때 내부회로에서 소모되는 전류는 최대 2.7mA, 파워 Trail을 제외한 전체 시스템의 전류 소모는 15mA였다. 또한, 제안된 SMPS는 시뮬레이션으로 3.3V출력에서 9mV의 최대 리플 전압이 발생하였다. 본 논문에서는 동부하이텍 BCD $0.35{\mu}m$ 공정 파라미터를 이용한 시뮬레이션 및 칩 테스트를 통해 제안된 회로를 검증하였다.