• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.304-306
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• 2005

CGI 프로그래밍 기법이후에 동적 웹 페이지 기술은 CGI 프로그래밍 기법을 개선하기 위해 활발히 연구되었고, 그 결과 Fast-CGI, 서버 사이드 스크립트 그리고 확장 서버 사이드 스크립트 기법이 제안되었다. 본 논문에서는 이러한 동적 웹 페이지 기술을 고찰함과 동시에 벤치마크 테스트를 통해 확장된 서버 사이드 스크립트 기법과 서버 사이드 스크립트 기법의 성능을 비교분석하였다. 벤치마크 테스트 결과에 의하면 확장 서버 사이드 스크립트 기법이 성능과 프로그램 개발 및 유지보수 비용을 함께 고려할 때 2-계층구조와 3-계층구조에서 우수하다는 것을 알 수 있었다. 특히, 대부분의 웹 시스템이 데이터베이스에 의존하는 전형적인 3-계층구조를 따르고 있기 때문에 웹 환경에서 확장 서버 사이드 스크립트 기법은 다른 기법에 비해 우수한 효율성을 나타내리라 기대된다.

• Proceedings of the Korea Information Processing Society Conference
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• 2023.11a
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• pp.506-508
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• 2023

비접촉 음파 센서와 기계학습을 결합하여 도로 표면의 투명한 블랙아이스 감지 및 노면 분류 97%의 정확도를 달성한 새로운 접근 방법을 제안한다. 개발된 시스템은 블랙아이스를 포함한 다양한 물질의 반사 특성을 분석하여 미끄러운 도로 상황을 실시간 감지 및 예측이 가능하여 도로 안정성을 향상한다. 본 연구에서는 테스트 벤치와 투명하고 미끄러운 물질을 이용하여 블랙아이스를 감지할 수 있는 기술의 정확도를 비교하며, 실험 결과를 통해 제안된 블랙아이스 감지 방법의 타당성을 입증하고자 한다.

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2003.06a
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• pp.13-17
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• 2003

Requirements of a benchmarking for rapid prototyping systems and process usually include manufacturing time, cost (including system price), and dimensional accuracy. This paper deals with a benchmarking comparisons to investigate the functional requirements of RP system. A special designed IMS_T2 test part with dimensional. geometrical, and surface roughness features has been used in the inspection of RP processes. IMS_T2 test part was built on 5 commercially available RP machines which are relatively new model in Korea.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.11a
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• pp.1479-1482
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• 2005

ERP 시스템 구축을 위해 기업의 환경에 맞는 최적의 성능을 발휘하는 시스템을 선정하여야 한다. 이를 위해 수많은 고려사항이 있을 수 있으나 본 논문에서는 ERP 구축 팩키지인 SAP를 사용하는 것을 전제로 하여 SAP 표준 벤치마크 테스트를 통해 시스템 성능 향상에 상대적으로 많은 영향을 미치는 CPU의 증가가 성능향상에 비례하지 않음을 실험을 통해 검증한다.

• Review of Korea Contents Association
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• v.12 no.1
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• pp.27-31
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• 2014

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.7
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• pp.81-88
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• 2002

A new pattern generator of BIST based on the pattern clustering is developed. The proposed technique embeds a pre-computed deterministic test set with low hardware overhead for test-per-clock environments. The test control logic is simple and can be synthesized automatically. Experimental results for the ISCAS benchmark circuits show that the effectiveness of the new pattern generator compared to the previous methods.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.12A
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• pp.1904-1911
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• 2000

IDDQ 테스팅은 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 기법이다. 본 논문에서는 테스트 대상 회로의 게이트간에 발생 가능한 모든 단락을 고려하여, 이러한 결함을 효과적으로 검출하기 위한 테스트 패턴 생성기와 고장 시뮬레이터를 구현하였다. 구현된 테스트 패턴 생성기와 고장 시뮬레이터는 O(n2)의 복잡도를 가지는 합선고장을 효과적으로 표현하기 위한 기법과 제안된 테스트 패턴 생성 알고리즘 및 고장 collapsing 알고리즘을 이용하여 빠른 고장 시뮬레이션 수행시간과 높은 고장 검출률을 유지하면서 적은 수의 테스트 패턴의 생성이 가능하다. ISCAS 벤치마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.791-794
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• 1998

칩의 집적도에 비레한 테스트 문제의 원초적인 해결은 VHDL등으로 기술되는 상위기능 수준에서부터 고려되어야 한다. 본 논문에서는 상위수준의 기능정보에서 테스트점을 삽입 제어흐름(control flow)를 변경하여 고집적 회로의 고장점검도를 증진시키는 기술을 소개한다. while 푸프와 if-then-else 제어문에 AND 및 OR 타입 등의 테스점을 삽입하여 내부 신호의 조정도를 최적화시킨다. 랜덤패턴 시뮬레이션을 벤치마크 회로에 적용 각 변수의 조정도를 산출하여 테스트점의 종류 및 삽입할 위치를 결정하였다. 본 연구에서 제안하는 상대적 랜덤도에 의하여 VHDL 코드에 단일 테스트점을 삽입 합성한 결과 게이트 수준회로에 대한 고장점검도가 최대 30% 까지 증진됨을 알 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.12
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• pp.1045-1054
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• 2002

We present a new low power scan testing and test data compression mothod lot System-On-a-Chip (SOC). The don't cares in unspecified scan vectors are mapped to binary values for low Power and encoded by adaptive encoding method for higher compression. Also, the scan-in direction of scan vectors is determined for low power. Experimental results for full - scanned versions of ISCAS 89 benchmark circuits show that the proposed method has both low power and higher compression.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.12
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• pp.83-90
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• 2004

This paper proposes an efficient scan testing method for compression of test input data and reduction of test power for SOC. The proposed method determines whether some parts of a test response can be reused as a part of next input test data on the analysis of deterministic test data and its response. Our experimental results show that benchmark circuits have a high similarity between un-compacted deterministic input test data and its response. The proposed testing method achieves the average of 29.4% reduction of power dissipation based on the number of test clock and 69.7% reduction of test data for ISCAS'89 benchmark circuits.