• EDISON SW 활용 경진대회 논문집
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• 제3회(2014년)
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• pp.450-453
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• 2014

쇼트키 장벽 모스펫(Schottky barrier MOSFETs : SB-MOSFETs)은 SB높이(${\Phi}_B$)에 매우 민감하다. 그래서 ${\Phi}_B$를 줄이는 공정 방법에 대한 연구가 활발히 진행 중이다. 이러한 ${\Phi}_B$를 측정할 때, SB-MOSFETs에서가 아닌 SB 다이오드에서 측정이 이뤄지고 있다. 본 논문에서는 ${\Phi}_B$를 SB-MOSFETs에서 측정 할 수 있는 방법을 제안하고 전산모사를 통하여 채널의 길이와 두께, Overlap / Underlap 구조, 온도 등에 대한 의존성을 살펴 보았다. 그 결과 채널의 길이와 두께, Overlap / Underlap 구조에 따른 의존성은 없는 것으로 확인되었다. 하지만 20nm 이하의 채널의 소자에 대해서는 소스/드레인간 터널링 전류로 인해 정확한 ${\Phi}_B$ 측정이 불가능하였다. 그리고 저온에서 측정할 때 정확도가 높아짐을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.48-57
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• 2020

Wireless charger, USB type-C 등의 응용에서 사용되는 MCU는 추가 공정 마스크가 작으면서 셀 사이즈가 작은 MTP 메모리가 요구된다. 기존의 double poly EEPROM 셀은 사이즈가 작지만 3~5 장 정도의 추가 공정 마스크가 요구되고, FN 터널링 방식의 single poly EEPROM 셀은 셀 사이즈가 큰 단점이 있다. 본 논문에서는 vertical PIP 커패시터를 사용한 110nm MTP 셀을 제안하였다. 제안된 MTP 셀의 erase 동작은 FG와 EG 사이의 FN 터널링을 이용하였고 프로그램 동작은 CHEI 주입 방식을 사용하므로 MTP 셀 어레이의 PW을 공유하여 MTP 셀 사이즈를 1.09㎛2으로 줄였다. 한편 USB type-C 등의 응용에서 요구되는 MTP 메모리 IP는 2.5V ~ 5.5V의 넓은 전압 범위에서 동작하는 것이 필요하다. 그런데 VPP 전하펌프의 펌핑 전류는 VCC 전압이 최소인 2.5V일 때 가장 낮은 반면, 리플전압은 VCC 전압이 5.5V일 때 크게 나타난다. 그래서 본 논문에서는 VCC detector 회로를 사용하여 ON되는 전하펌프의 개수를 제어하여 VCC가 높아지더라도 펌핑 전류를 최대 474.6㎂로 억제하므로 SPICE 모의실험을 통해 VPP 리플 전압을 0.19V 이내로 줄였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.148-148
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• 2010

플래시 메모리로 대표되는 비휘발성 메모리는 IT 기술의 발달에 힘입어 급격한 성장세를 나타내고 있지만, 메모리 소자의 크기가 작아짐에 따라서 그 물리적 한계에 이르러 차세대 메모리에 대한 요구가 점차 높아지고 있는 실정이다. 따라서, 이러한 문제점에 대한 대안으로서 고속 동작 및 정보의 저장 시간을 향상 시킬 수 있는 nano-floating gate memory (NFGM)가 제안되었다. Nano-floating gate에서 사용되는 nanocrystal (NCs) 중에서 Si nanocrystal은 비휘발성 메모리뿐만 아니라 발광 소자 및 태양 전지 등의 매우 다양한 분야에 광범위하게 응용되고 있지만, NCs의 크기와 밀도를 제어하는 것이 가장 중요한 문제로 이를 해결하기 위해서 많은 연구가 진행되고 있다. 또한, 소자의 소형화가 이루어지면서 기존의 플래시 메모리 한계를 극복하기 위해서 터널베리어에 관한 관심이 크게 증가했다. 특히, 최근에 많은 주목을 받고 있는 개량형 터널베리어는 크게 VARIOT (VARIable Oxide Thickness) barrier와 CRESTED barrier의 두 가지 종류가 제안되어 있다. VARIOT의 경우에는 매우 얇은 두께의low-k/high-k/low-k 의 적층구조를 가지며, CRESTED barrier의 경우에는 반대의 적층구조를 가진다. 이와 같은 개량형 터널 베리어는 전계에 대한 터널링 전류의 감도를 증가시켜서 쓰기/지우기 특성을 향상시키며, 물리적인 절연막 두께의 증가로 인해 데이터 보존 시간의 향상을 달성할 수 있다. 본 연구에서는 박막의 $SiO_2$와 $Si_3N_4$를 적층한 VARIOT 타입의 개량형 터널 절연막 위에 전하 축적층으로 $SiN_x$층의 내부에 Si-NCs를 갖는 비휘발성 메모리 소자를 제작하였다. Si-NCs를 갖지 않는 $SiN_x$전하 축적층은 Si-NCs를 갖는 전하 축적층보다 더 작은 메모리 윈도우와 열화된 데이터 보존 특성을 나타내었다. 또한, Si-NCs의 크기가 감소됨에 따라 양자 구속 효과가 증가되어 느린 지우기 속도를 보였으나, 데이터 보존 특성이 크게 향상됨을 알 수 있었다. 그러므로, NFGM의 빠른 쓰기/지우기 속도와 데이터 보존 특성을 동시에 만족하기 위해서는 Si-NCs의 크기 조절이 매우 중요하며, NCs크기의 최적화를 통하여 고집적/고성능의 차세대 비휘발성 메모리에 적용될 수 있을 것이라 판단된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.288-288
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• 2011

최근 Charge Trap Flash (CTF) Non-Volatile Memory (NVM) 소자가 30 nm node 이하로 보고 되면서, 고집적화 플래시 메모리 소자로 각광 받고 있다. 기존의 CTF NVM 소자의 tunnel layer로 쓰이는 SiO2는 성장의 용이성과 Si 기판과의 계면특성, 낮은 누설전류와 같은 장점을 지니고 있다. 하지만 단일층의 SiO2를 tunnel layer로 사용하는 기존의 Non-Valatile Memory (NVM)는 두께가 5 nm 이하에서 direct tunneling과 Stress Induced Leakage Current (SILC) 등의 효과로 인해 게이트 누설 전류가 증가하여 메모리 보존특성의 감소와 같은 신뢰성 저하에 문제점을 지니고 있다. 이를 극복하기 위한 방안으로, 최근 CTF NVM 소자의 Tunnel Barrier Engineered (TBE) 기술이 많이 접목되고 있는 상황이다. TBE 기술은 SiO2 단일층 대신에 서로 다른 유전율을 가지는 절연막을 적층시킴으로서 전계에 대한 민감도를 높여 메모리 소자의 쓰기/지우기 동작 특성과 보존특성을 동시에 개선하는 방법이다. 또한 터널링 절연막으로 유전률이 큰 High-K 물질을 이용하면 물리적인 두께를 증가시킴으로서 누설 전류를 줄이고, 단위 면적당 gate capacitance값을 늘릴 수 있어 메모리 소자의 동작 특성을 개선할 수 있다. 본 연구에서는 CTF NVM 소자의 trap layer로 쓰이는 HfO2의 두께를 5 nm, blocking layer의 역할을 하는 Al2O3의 두께를 12 nm로 하고, tunnel layer로 Si3N4막 위에 유전율과 Energy BandGap이 유사한 HfAlO와 ZrO2를 적층하여 Program/Erase Speed, Retention, Endurance를 측정을 통해 메모리 소자로서의 특성을 비교 분석하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.368-368
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• 2012

무기물 나노입자를 포함하는 유기물/무기물 나노복합체는 플렉시블 전자 소자에 적용이 가능하기 때문에 차세대 비휘발성 메모리 소자에 대한 응용연구가 활발히 진행되고 있다. 본 논문에서는 $CuInS_2$ (CIS)/ZnS 코어-쉘 나노 입자를 포함한 poly(N-vinylcarbazole) (PVK) 고분자 박막을 기억 매체로 사용하는 유기 쌍안정성 소자(organic bistable devices, OBD) 메모리 소자를 제작하고 전기적 성질에 대하여 관찰하고 전하 수송 메카니즘에 대하여 규명하였다. 화학적 방법으로 형성한 CIS/ZnS 코어-쉘 나노 입자와 PVK를 toluene 용매에 녹인 후 초음파 교반기를 사용하여 나노 복합 소재를 형성하였다. 하부 전극으로 indium-tin-oxide (ITO)가 증착되어 있는 유리 기판 위에 나노 복합 소재를 스핀코팅 방법으로 도포한 후 열을 가해 잔류 용매를 제거하였다. CIS/ZnS 코어-쉘 나노 입자가 분산되어 있는 PVK 나노 복합 소재로 구성된 박막위에 상부 전극으로 Al을 열증착하여 메모리 소자를 제작하였다. 전류-전압 (I-V) 측정 결과에서 저전압에서는 전도도가 낮은 OFF 상태를 유지하다 어느 특정 양의 전압에서 전도도가 갑자기 증가하여 높은 전도도의 ON 상태로 전이되는 쌍안정성이 관찰되었다. 전류의 ON/OFF 비율은 약 $10^3$이며 역방향 바이어스를 가해주었을 때 특정 음의 전압에서 전도도가 ON 상태에서 OFF 상태로 전환되는 전형적인 OBD 메모리 소자의 I-V 특성을 나타났다. 메모리 전하 수송 메커니즘 분석 결과 쓰기 과정은 thermionic emission (TE), space-charge-limited-current (SCLS) 모델과 지우기 과정은 Fowler-Nordheim (FN) 터널링 모델로 설명이 되었다. 제작된 소자에 대해 기억 시간 측정 결과는 ON과 OFF 상태의 전류가 장시간에도 변화가 거의 없는 소자의 안정성을 보여주었다. 이 실험 결과는 CIS/ZnS 코어-쉘 나노 입자가 분산되어 있는 PVK 나노 복합 소재를 사용하여 안정성을 가진 OBD 메모리 소자를 제작할 수 있음을 보여주고 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.709-712
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• 2008

본 연구에서는 이중게이트 MOSFET 제작시 가장 중요한 요소인 채널도핑농도가 전송특성에 미치는 영향을 분석하고자 한다. 이를 위하여 분석학적 전송모델을 사용하였으며 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 나노구조 이중게이트 MOSFET에서 문턱전압이하의 전류전도에 영향을 미치는 열 방사전류와 터널링전류에 대하여 분석하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값과 채널도핑농도의 관계를 이차원 시뮬레이션 값과 비교하였다. 결과적으로 본 연구에서 제시한 전송특성모델이 이차원 시뮬레이션모델과 매우 잘 일치하였으며 이중게이트 MOSFET의 구조적 파라미터에 따라 전송특성을 분석하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2015년도 제46회 하계학술대회
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• pp.1197-1199
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• 2015

PLS-II 키커 모듈레이터는 마그넷 코일 4개에 펄스전원을 공급하고 있다. 에너지 저장용 커패시턴스 합성 값은 $3.2{\mu}F$이고, 두 개의 회로로 커패시턴스 $1.6{\mu}F$로 나뉘어져 있다. 키커 마그넷 코일 두 개를 직렬연결하고 두 개 회로를 병렬구조로 하여 펄스 폭 $6.8{\mu}s$, 전류 20 kA, 운전주파수 10 Hz로 운전되고 있다. 커패시터와 코일의 직렬공진에 의해 에너지를 전달하는 직렬공진회로이다. 인덕턴스를 줄일 목적으로 전원장치는 키커 마그넷 가까이에 설치되어있다. 이것은 펄스폭에 영향을 미치게 되며 운전전류에 민감해서 그 값이 커지게 되면 입력공급 전압이 높아지게 된다. 장치의 운영적인 측면에서 고장이나 키커 모듈레이터 내부에 문제가 발생 하였을 경우 저장링 터널에 설치되어있는 전원을 점검하기 위해서는 빔 운전을 중단하고 접근을 해야 하는 불편함이 있다. 키커 모듈레이터 전원을 단일전원을 하고자 하는 궁극적인 목적은 입사효율을 높이기 위함이며, 입사되는 키커의 변수를 조정하고자 한다. 또한, 정비의 용이성과 입사 시 키커의 전압, 전류를 개별적으로 조정이 가능하게 단일전원으로 장치를 제작하고자 한다. 본 논문에서는 단일전원의 설계와 실험내용을 소개하고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.861-864
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• 2006

본 연구에서는 분석학적 모델을 이용하여 나노구조 이중게이트 MOSFET의 전도현상을 고찰하고자 한다. 분석학적모델을 유도하기 위하여 포아슨방정식을 이용하였다. 전류전도에 영향을 미치는 전도메카니즘은 열방사전류와 터널링전류를 사용하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값에 대하여 이차원 시뮬레이션값과 비교하였다. 이중게이트 MOSFET의 구조적 파라미터인 게이트길이, 게이트 산화막 두께, 채널두께에 따라 전도중심의 변화와 전도중심이 서브문턱 스윙에 미치는 영향을 고찰하였다. 또한 채널도핑농도에 따른 전도중심의 변화를 고찰함으로써 이중 게이트 MOSFET의 타당한 채널도핑농도를 결정하였다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.541-546
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• 2008

본 연구에서는 분석학적 모델을 이용하여 나노구조 이중게이트 MOSFET의 전도현상을 고찰하고자 한다. 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 전류전도에 영향을 미치는 전도메카니즘은 열방사전류와 터널링전류를 사용하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값에 대하여 이차원 시뮬레이션 값과 비교하였다. 이중게이트 MOSFET의 구조적 파라미터인 게이트길이, 게이트 산화막 두께, 채널두께에 따라 전도중심의 변화와 전도중심이 서브문턱스윙에 미치는 영향을 고찰하였다. 또한 채널 도핑농도에 따른 전도중심의 변화를 고찰함으로써 이중게이트 MOSFET의 타당한 채널도핑농도를 결정하였다.

• 한국정보통신학회논문지
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• 제12권10호
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• pp.1840-1844
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• 2008

본 연구에서는 이중게이트 MOSFET 제작시 가장 중요한 요소인 채널도핑농도가 문턱전압이하 영역에서 전송 특성에 미치는 영향을 분석하고자 한다. 포아슨방정식을 이용한 분석학적 전송모델을 사용하였다. 문턱전압이하의 전류전도에 영향을 미치는 열방사전류와 터널링전류에 대하여 분석하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙 값과 채널도핑 농도의 관계를 Medici 이차원 시뮬레이션값과 비교하였다. 결과적으로 본 연구에서 제시한 전송특성 모델이 이차원 시뮬레이션모델과 매우 잘 일치하였으며 이중게이트MOSFET의 구조적 파라미터에 따라 전송특성을 분석하였다.