• 전기전자학회논문지
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• 제17권4호
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• pp.537-543
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• 2013

본 논문에서는 불연속 주파수 변조 기법을 사용하는 낮은 EMI 분산 스펙트럼 클록 발생기 (SSCG)를 제안한다. 제안된 SSCG는 높은 변조폭을 갖는 삼각 주파수 변조 기법을 사용한다. SSCG의 최대 시간 구간 오차 (MTIE)가 제한 기준을 넘어서면 SSCG의 출력 주파수가 분주기를 거쳐 시간 구간 오차 (TIE)의 값을 감소시킨다. 이러한 불연속 주파수 변조 기법은 주어진 MTIE 제한 기준 내에서 전자기 방사를 효과적으로 감소시킬 수 있다. 이 방법은 일반적인 SSCG보다 전자기 방사를 18.5dB 더 개선하였다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.21-31
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• 2010

본 논문에서는 DisplayPort용 전자기기 또는 클록 발생을 요구하는 다양한 회로에서 발생 할 수 있는 전자방해(EMI) 현상을 줄일 수 있는 위상 동기 루프와 확산 대역 클록 발생기를 구현 하였다. 이 시스템은 기본적으로 송신용 위상 동기 루프와 확산 대역 클록 발생기 구현을 위한 전하펌프2 와 기준주파수 분주기 등으로 구성된다. 본 논문에서는 2.7Gbps/1.62Gbps DisplayPort 응용 회로에 적합 하도록 10개의 다중 위상 신호를 출력 할 수 있는 270MHz/162MHz 듀얼 모드 위상 동기 루프를 설계 하였고 추가적으로 1.35GHz/810MHz의 위상 동기 루프를 설계하여 지터를 크게 감소시킬 수 있는 구조를 제안하였다. 270MHz/162MHz 위상 동기 루프와 5:1 시리얼라이저 2개, 그리고 1.35GHz 위상 동기 루프와 2:1 시리얼라이저를 연동함으로써 지터 성분을 크게 줄일 수 있다. 위상 동기 루프에서 사용 된 주파수 전환 다중위상 전압제어 발진기와 더불어 DisplayPort 규격에 맞는 주파수 전환이 가능 하도록 분주기를 공유하고 50% duty ratio를 보장할 수 있는 주파수 분주기 구조를 제안 하였다. 또한, 지터를 줄이기 위해서 출력전류 오차를 크게 줄일 수 있는 전하펌프 구조를 제안 하였다. 0.13 um CMOS 공정을 사용하여 설계 하였으며, 270MHz/162MHz PLL의 칩 면적은 $650um\;{\times}\;500um$ 이고, 1.35GHz/810MHz PLL의 칩 면적은 $600um\;{\times}\;500um$ 이다. 270MHz/162MHz 위상 동기 루프 전압제어 발진기의 조절 범위는 330MHz이고, 위상 잡음은 1MHz 오프셋에서 -114cBc/Hz, 확산대역 클록 발생기의 확산 진폭도 는 0.5%이고, 변조 주파수는 31kHz이다. 전체 전력 소모는 48mW이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.565-568
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• 2000

본 논문에서는 data-driven 반향제거기 구조에서 타이밍 지터의 보상 방법을 제안한다. V.90PCM 모뎀환경에서 네트윅 클록에 동기가 되어 동작하는 사용자 터미널 모뎀이 디지털 PLL (DPLL)을 이용하여 타이밍 복원을 하면 타이밍 지터 성분이 반향제거기의 성능을 순간적으로 악화 시키게 된다. 제안된 방법은 두개의 계수세트 들로부터 타이밍 지터 발생시 필요한 계수를 디콘볼루션 알고리듬을 이용하여 FIR 필터링을 통해 구하며 발생하는 지터 성분 의 대부분을 보상 해 준다. 또한 제안 방법은 waveform driven 반향제거기에 비해 약간의 성능열화가 있지만 적은 연산량으로 타이밍 지터보상을 할 수 있는 장점이 있다.

• 한국전자통신학회논문지
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• 제16권3호
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• pp.417-422
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• 2021

본 논문에서는 시간영역 비교기를 응용한 ZQ 보정회로를 제안한다. 제안하는 비교기는 VCO기반으로 설계되었으며 전력소모를 감소시키기 위해 추가적인 클록 발생기를 사용하였다. 제안한 비교기를 사용하여 참조 전압과 PAD 전압을 낮은 1 LSB 전압 단위로 비교하여 추가적인 오프셋 보정과정을 생략할 수 있었다. 제안하는 시간영역 비교기 기반의 ZQ 보정회로는 1.05 V 및 0.5 V 공급전압의 65 nm CMOS공정으로 설계되었다. 제안한 클록 발생기를 통해 단일 시간영역 비교기 대비 37 %의 전력소모가 감소하였으며 제안하는 ZQ 보정 회로를 통해 최대 67.4 %의 mask margin을 증가시켰다.

• 대한전자공학회논문지TC
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• 제40권7호
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• pp.273-281
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• 2003

본 논문에서는 AIS(Automatic Identification System)를 위한 새로운 시각 동기 방안을 제안한다. 제안방안은 TCXO(Temperature Compensated Crystal Oscillator)를 기준 클록으로 사용하고, 디지털 제어 발진기(DCO : Digitally Controlled Oscillator), 분주기, 위상 비교기, 그리고 레지스터블록으로 시각 동기를 유지하도록 구성되어 있다. 주 시각 동기원으로는 UTC(Universal Time Coordinated)와 동기된 GPS(Global Positioning System) 수신기의 IPPS(1 Pulse Per Second)를 사용하며 GPS 신호 수신이 불가능할 경우에는 수신 AIS 신호를 사용한다. 전송 클록과 GPS 수신기 IPPS 사이의 시각 오차를 측정하고, DCO를 조정해 측정한 시각 오차를 보상함으로써 전송 클록을 UTC(Universal Time Coordinated)에 동기시킨다. 동기된 전송 클록(960㎐)은 전송 슬롯 발생을 위해서 분주된다. 본 논문에서는 제안한 시각 동기 방안을 시험 제작한 자동 식별 장치와 상용 자동 식별 장치의 연동을 통하여 검증하였고, 실험 결과는 AIS 기술 표준(ITU-R M.1371-1)에서 제시한 시작 동기 사양을 만족함을 확인하였다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.9-16
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• 2005

이 논문에서는 다중 동작 주파수를 갖는 고성능 저전력 SoC에 사용 가능한 광대역 입출력 주파수를 지원하는 프로그램머블 PLL 기반의 클록킹 회로을 제안하였다. 제안된 클록 시스템은 이중 전하펌프를 이용 locking 시간을 감소시켰고, 광대역 주파영역에서 동작이 가능하도록 하였다. 칩의 저 전력 동작을 위해 동작 대기모드 시에 불필요한 PLL 회로를 지속적으로 동작시키지 않고 relocking 정보를 DAC를 통해 보존하고 불필요한 동작을 억제하였고, 대기모드에서 빠져나온 후 tracking ADC(Analog to Digital Converter)를 이용하여 빠른 relocking이 가능하도록 설계하였다. 또한 프로그램머블하게 출력 주파수를 선택하게 하는 구조를 선택하여 저 전력으로 최적화된 동작 주파수를 지원하기 위한 DFS(Dynamic frequency scaling) 동작이 가능하도록 클록 시스템을 설계하였다. 제안된 PLL 기반의 클록 시스템은 $0.35{\mu}m$ CMOS 공정으로 구현하였으며 2.3V의 공급전압에서 $0.85{\mu}sec\~1.3{\mu}sec$($24\~26$사이클)의 relocking 시간을 가지며, 파워다운 모드 적용 시 PLL의 파워소모는 라킹 모드에 비해 $95\%$이상 절감된다. 또한 제안된 PLL은 프로그래머블 주파수 분주기를 이용하여 다중 IP 시스템에서의 다양한 클록 도메인을 위해 $81MHz\~556MHz$의 넓은 동작 주파수를 갖는다.

• 한국전자파학회논문지
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• 제27권12호
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• pp.1097-1104
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• 2016

적외선 카메라는 Mil-Std-461 항목 중 복사성 방사 잡음 시험, RE-102의 규격 만족에 어려움을 겪는다. 특히 무인항공기용 전자장비의 경우 차폐 케이블을 사용하지 않아 전자기적합성 규격 만족이 어려워 적절한 대응 설계가 필요하다. 무인정찰기용 적외선 카메라의 RE-102 시험 중 50~200 MHz 대역에서 30 dBuV/m 이상 규격을 초과하는 방사 잡음을 확인하였다. Pcb em scan 결과, 디지털 제어 신호 클록의 체배 주파수에 의한 첨두 잡음 발생을 확인하였고, 카메라의 제어 클록에 3 % 다운 스프레딩 방식의 확산 스펙트럼 클록 생성기를 적용하여 방사 잡음이 최대 22.9 dBuV/m 감소함을 확인하였다.

• 한국우주과학회:학술대회논문집(한국우주과학회보)
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• 한국우주과학회 2010년도 한국우주과학회보 제19권1호
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• pp.25.2-25.2
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• 2010

MIRIS는 과학기술위성 3호의 주 탑제체로 우주 및 지구의 적외선 관측을 위한 두 개의 카메라 시스템을 가지고 있으며 이를 위한 적외선 검출용 이미지 센서가 각각 장착되어 있다. 이미지 센서를 통해 검출된 이미지 데이터를 읽기 위해 고속의 데이터 처리가 요구되어 FPGA 구성방식으로 전용 제어기를 구성하였다. 우주 및 지구의 적외선 관측용 이미지 센서는 구성 및 동작방법이 달라 요구기능을 만족하는 각각의 전용 이미지 센서 제어기를 개발했다. FPGA를 이용한 이미지 센서 제어기에는 검출된 이미지를 읽기위한 센서 제어 신호발생기, 아날로그 이미지 신호를 디지털 정보로 변환하는 ADC 제어용 신호 발생기, ADC의 출력 신호를 고속의 직렬 통신선로로 출력 하는 기능 외에 동작 모드 및 동작 상태 입력용 DSP 인터페이스, 고속의 직렬 통신 선로에 MIRIS 상태정보 삽입 기능, 제어기의 기능을 원격지에서 확인 할 수 있는 이미지 패턴 생성기능 등을 가지고 있다. 특히, 이미지를 읽기 위한 동작 시에만 클록 주파수를 인가하는 방법으로 FPGA 내부 회로를 구성하여 전류의 소모량을 최소화 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1998년도 추계종합학술대회
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• pp.257-262
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• 1998

본 논문에서는 DSP(Digital Signal Processor)를 이용해 INMARSAT-M 위성통신용 단말기 중의 변ㆍ복조부를 설계하였다. R-RC(ROOt Raised Cosine) 필터에 의해 대역제한된 OQPSK 파형의 발생과 디지털 정합필터(Matched filter)를 이용한 OQPSK 복조, 부호율 1/2이고 구속장이 7인 길쌈부호기 및 클록 복구(Clock recovery)의 구현 알고리즘을 C언어와 어셈블리어로 작성하고, 모뎀을 실제 제작하여 변조기능, 복조기능으로 나누어서 동작 특성을 살펴보았다.

• 전기전자학회논문지
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• 제10권1호
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• pp.10-15
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• 2006

본 논문에서는 기준동작 클럭없이 데이터만으로 구현되는 반주기의 4x 오버샘플링 위상/주파수검출기를 이용한 클럭 데이터 복원회로에 대하여 서술하였다. 위상 및 주파수검출기는 4x 오버샘플링 기법을 이용하여 설계되었다. 위상검출기는 뱅뱅 제어방법에 의해, 주파수검출기는 로테이션방법에 의해 동작한다. 위상 및 주파수 검출기로부터 발생된 6개의 신호들은 전하펌프로 들어갈 전하량을 결정한다. VCO단은 4개의 차동 지연단으로 구성되고 8개의 클럭신호를 생성한다. 제안된 회로는 공급전압 1.8V, 0.18um MOCS 공정으로 설계 시뮬레이션되었다. 제안된 구조의 PD와 FD를 사용하여 25%의 넓은 트래킹 주파수 범위를 가진다.