• 대한전자공학회논문지SD
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• 제38권4호
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• pp.285-291
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• 2001

단열회로를 이용한 8-b×8-b 파이프라인 승산기와 4가지 위상을 가지는 전원클럭을 공급하기 위한 개선 된 구조의 전원클럭 발생기를 설계하였다. 전원클럭 신호선의 전하는 복원되어 에너지 소모를 줄인다. 단열회로는 ECRL 형태를 기본으로 하였으며 0.6㎛ CMOS 공정을 사용하여 설계하였다. 개선된 전원클럭 발생기는 기존회로보다 4∼11% 정도 효율이 높았다. 모의실험결과 제안하는 단열회로 승산기는 CMOS 승산기보다 2.6∼3.5배 정도의 에너지를 감소시켰다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.249-254
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• 2001

STM-1 체계의 광통신 수신부 광모듈에 내장하기 위한 리시버 ASIC을 0.65 $\mu\textrm{m}$ 실리콘 CMOS 기술을 이용하여 설계 제작하였다. 제작된 ASIC은 155.52 Mbps 데이터신호 재정형을 위한 제한 증폭기와 155.52 MHz 시스템 클럭을 추출하기 위한 클럭 복원 회로를 주축으로 구성되어 있다. 또한 이 리시버는 전원이 켜지는 초기 동작 상태에서나 동작 도중 데이터신호가 입력되지 않더라도 155.52 MHz 부근의 클럭 주파수를 유지하여 항상 안정된 동작을 할 수 있게 하기 위한 수렴 보조 회로 및 LOS 감지 회로도 내장하고 있다. 측정 결과 설계된 리시버는 5 mV-1 V의 넓은 입력 전압에 걸쳐 데이터 재정형이 이루어지며, 항상 안정된 클럭을 복원하고 있음을 알 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (B)
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• pp.464-469
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• 2007

현재 이동용 장치(Mobile Device)들에서 전력 소모는 사용자들의 요구에 따라 성능 다음으로 중요한 비중을 차지하고 있다. 특히 배터리 셀의 기술 증가에 비해 프로세서들의 성능 및 요구하는 소비전력이 크게 증가함에 따라 프로세서의 전력 소모를 최소화 하는 연구들이 많이 진행되고 있다. 특히 프로세서의 전력 소모가 많은 비중을 차지함에 따라 프로세서의 전력 소모를 낮추기 위한 방법으로 많은 프로세서들은 DVS(Dynamic Voltage Scaling)와 DFS(Dynamic Frequency Scaling)를 지원한다. 실제 프로세서의 전력 소모는 공급전압에 의 제곱에 비례하고 동작 클럭(Clock) 주파수에 비례한다. 그러나 공급전압은 다시 동작 클럭 주파수에 비례함으로써 DVS와 DFS를 지원하는 대부분의 프로세서는 동작 클럭 주파수를 낮춤으로서 많은 전력 소모를 줄일 수 있게 된다. 그러나 동작 클럭 주파수를 낮추게 되면 태스크들의 실행 시간이 길어지게 되어 실시간 시스템에서 실시간성을 보장하지 못하게 된다. 본 논문에서는 상호간에 공유자원을 갖는 태스크들의 실시간성을 보장하며 동작 클럭 주파수를 낮추는 알고리즘을 제안한다.

• 한국통신학회논문지
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• 제32권6B호
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• pp.305-315
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• 2007

본 논문에서는 차세대 광전송망의 전송노드와 DOTS에 대해 실제 측정한 클럭잡음 데이터를 기반으로 광전송망 내에서 동기클럭이 정상상태에 있을 때 성능을 분석하고, 이 때 구성가능한 최대 망노드 수준을 제시하였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2005년도 추계학술대회 논문집
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• pp.310-313
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• 2005

5GHz를 사용하고 최소6Mbps에서 최대 54Mbps까지 지원하는 IEEE 802.11a 무선 랜 에서는 데이터의 전송중에 발생하는 랜덤오류 및 연집오류의 정정을 위해서 길쌈부호기와 인터리버를 규정하고 있다. 길쌈부호기에서 다양하고 높은 데이터 전송율을 확보하기 위해서 변조방식과 전송율에 따라 높은 부호율을 얻기 위해 여러 개의 펑쳐링 기법을 사용해서 2/3와 3/4과 같은 높은 부호율이 얻어지도록 하고 있다. 펑쳐링을 거친 데이터는 Coding rate만큼의 비율로 데이터가 많아지고 이 데이터를 처리하기 위해서 가변클럭을 사용해야 한다. 가변클럭의 사용은 동기화 및 back-end 작업 시 여러 가지 문제를 발생시킨다. 본 논문에서 펑쳐링의 출력 비트를 바꾸고 인터리버에서 사용되는 메모리를 8x1의 메모리로 세분화 함으로써 Code rate에 상관없이 하나의 클럭으로 데이터의 병목현상을 처리 할 수 있다.

• 인터넷정보학회논문지
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• 제6권4호
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• pp.141-147
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• 2005

Ding과 Bhuyon은 다단 상호연결 네트워크(MIN: Multistage Interconnection Networks)에서 패킷 이동이 작은 클럭 주기를 사용하면서 각 쌍의 이웃 단 내에 한정된다면 네트워크의 성능이 상당히 향상될 수 있다는 것을 보였다. 본 논문에서는 작은 클럭 주기를 가지는 복수 버퍼를 가진 MIN의 성능을 평가하기 위한 정확한 모델을 제안하며, 이전에 사용되던 방법들과 비교함으로써 제안한 방식의 상대적인 효과를 검증한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.481-484
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• 2005

본 논문에서는 부동소수점 연산을 사용하면서도 빠른 처리속도를 가지는 신경망의 파이프라인 설계를 제안한다. 부동소수점 연산은 고정소수점 연산보다 느린 처리속도와 많은 면적으로 일반적인 하드웨어 구현에서 잘 사용되지 않지만, 제안된 구조에서는 고정소수점 연산보다 더 정확한 값을 계산할 수 있는 부동소수점 연산을 사용하며 부동소수점의 느린 처리 속도를 보완할 수 있도록 파이프라인 구조를 사용한다. 파이프라인 구조의 성능을 검증하기 위해 2 가지의 서로 다른 구조의 신경망을 사용한다. 실험 환경으로는 Xilinx XC2V8000 칩과 Xilinx ISE 6.2 의 합성 도구를 사용한다. 실험 결과는 파이프라인 구조일 때의 신경망은 각각 7 클럭, 8 클럭이 소요되고, 파이프라인 구조가 아닐 때 각각의 신경망은 77 클럭, 84 클럭으로써 파이프라인 구조일 때 약 10 배의 빠른 처리를 가진다.

• 한국통신학회논문지
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• 제28권8A호
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• pp.644-649
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• 2003

새로운 구조의 622Mbps급 버스트 모드 클럭/데이터 복원 회로를 구현하였다. 회로는 2개의 muxed oscillator (MO)와 위상 동기 회로 등으로 구성되어 있으며, passive optical network(PON) 시스템에 사용될 수 있도록 instantaneous locking 특성을 갖는다. 또한. 지터가 내재된 데이터가 인가되어도 데이터에 따라 클럭이 연동되어 항상 최적의 샘플링 포인트를 갖는다. 이 회로는 0.35$\mu\textrm{m}$ CMOS 공정을 이용하여 제작되었다. 측정 결과 제안된 클럭/데이터 복원 회로는 400Mbps 680MbPs 까지의 버스트 모드 입력 데이터를 에러없이 복원하였다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.2
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• pp.419-422
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• 2006

위성발사체와 같이 극환 환경에서 사용되는 전자 탑재물들은 진동이나 충격이 가해질 때 정상적으로 동작하지 못하는 경우가 많다. 그러므로 위성발사체에 탑재되는 모든 탑재물들은 발사전에 지상에서 다양한 환경시험을 통하여 그 성능을 검증해야 한다. 기준 클럭을 사용하여 항법해를 계산해야 하는 GPS 수신기는 특히 다른 전자 탑재물 보다 클럭의 안정도에 더 많은 영향을 받으므로 극한 진동 및 충격 환경에서 다양한 문제들이 나타난다. 본 논문에서는 위성발사체의 비행안전용으로 개발된 GPS 수신기의 진동 및 충격 환경시험 결과를 바탕으로 그러한 환경에서 기준 클럭이 영향을 받아 나타나는 다양한 동작특성을 설명하고, 기준 클럭의 중요성과 진동 및 충격 환경시험에서의 유의사항 및 문제 해결 방법에 대하여 설명한다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2000년도 추계학술대회
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• pp.199-202
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• 2000

STM-1 체계의 광통신 수신부 광모듈에 내장하기 위한 155.52 Mbps 리시버 ASIC을 0.65 ㎛ 실리콘 CMOS 기술을 이용하여 설계 제작하였다. 재작된 ASIC은 155.52 Mbps 데이터신호 재정형을 위한 제한 증폭기와 155.52 MHz 클럭을 추출하기 위한 클럭 추출 회로를 주축으로 구성되어 있다. 또한 이 리시버는 전원이 켜지는 초기 동사 상태에서나 동작 도중 데이터신호가 입력되지 않더라도 155.52 MHz 부근의 클럭주파수를 유지하여 항상 안정된 동작을 할 수 있게 하기 위한 수렴 보조 회로 및 LOS 감지 회로도 내장하고 있다. 측정 결과 설계된 리시버는 1 mV- 1 V의 넓은 입력 전압에 걸쳐 데이터 재정형이 이루어지며, 155.52 MHz의 안정된 클럭을 추출하고 있음을 알 수 있었다.