• 전자공학회논문지
• /
• 제54권5호
• /
• pp.24-32
• /
• 2017

본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.

• 대한전자공학회논문지SD
• /
• 제46권3호
• /
• pp.26-31
• /
• 2009

선형 피드백 쉬프트 레지스터(linear feedback shift register:LFSR) 기반의 효율적인 테스트 압축기법을 제안하였다. 일반적으로 기존의 LFSR 리시딩 기반의 테스트 압축 기법의 성능은 주어진 테스트 큐브 집합내의 최대 할당 비트 수, $S_{max}$에 따라서 변하는 특성을 가지고 있다. 따라서 본 논문에서는 LFSR과 스캔 체인사이에 서로 다른 클럭 주파수를 사용하여 적절하게 스캔 셀을 그룹화 함으로써 $S_{max}$를 가상적으로 감소시킬 수 있었다. 만약 스캔 체인을 위한 클락 주파수보다 n배 느린 클락을 LFSR을 위하여 사용한다면, 스캔 체인내의 연속적인 n 개의 스캔셀들은 항상 동일한 테스트 입력값을 갖게 된다. 따라서 이와 같은 연속적인 셀들에 무상관 비트(don't care bit)를 적절하게 배치하게 되면 압축해야 하는 할당 비트의 수를 줄일 수 있게 된다. 제안하는 방법론의 선능은 스캔셀의 그룹화 알고리듬에 의존적이기 때문에, 그래프 기반의 새로운 스캔 셀 그룹화 알고리듬을 제안하였다. ISCAS 89 벤치마크 회로에 대한 실험을 통하여 제안하는 기법은 기존의 테스트 압축 기법들에 비해서 적은 메모리 용량 및 매우 작은 면적 오버 헤드를 보장할 수 있음을 증명하였다.

• 한국통신학회논문지
• /
• 제22권9호
• /
• pp.1916-1932
• /
• 1997

절대 클럭 동기를 요구하는 동기식 스트림 암호 통신 시스템에 사이클 슬립 현상이 발생하면 암, 복호기간에 난수 동기가 이탈된다. 난수 동기 이탈 현상이 발생하면 통신을 할 수 없을 뿐 아니라 수신 시스템을 오작동 시킬 수 있다. 이러한 위험성을 줄이기 위하여 암호문에 동기 패턴과 세션 키를 주기적으로 삽입하여 재동기를 이루는 연속 재동기 방법을 흔히 사용한다. 연속 재동기 방식을 사용하면 비교적 안정된 암호 통신을 할 수 있으나 몇가지 문제점을 갖고 있다. 본 논문에서는 OSI 7계층중 링크 계층의 프로토콜로 HDLC 방식을 사용하는 통신 체계에서 운용되는 동기식 스트림 암호 통신 시스템에 적합하고 연속 재동기 방식의 문제점들을 해결할 수 있는 적응 재동기 방식을 제안하였다. 제안된 적응 재동기 방식에서는 HDMC 프레임의 주소 체계 특성을 이용하여 난수 동기 이탈이 발생한 경우에만 재동기를 이루는 방법을 사용하였다. 즉, 각 단위 측정 시간 동안의 HDLC 프레임의 주소 영역 수신률을 측정하여 이것이 역치보다 적은 경우에만 난수 동기 이탈이 발생한 것으로 판단하여 재동기를 이루는 방법을 사용하였다. 적응 재동기 방식은 연속 재동기 방식보다 효율적이며 주기적으로 동기 패턴과 세션 키를 전송하는 것에 따른 문제점을 해결하였다. 제안된 알고리즘을 HDLC 프로토콜을 사용하는 패킷 암호 통신에서 운용되는 동기식 스트림 암호 통신 시스템에 적용하여 시험한 결과, 연속 재동기에 비해 오 복호율 R_e 오 복호된 데이터 비트수 D_e에서 훨씬 향상된 성능을 나타내는 것을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제39권11호
• /
• pp.14-23
• /
• 2002

본 논문에서는 SOVA(Soft Output Viterbi Algorithm)를 이용한 터보 복호기의 최적화된 설계를 위하여 두 가지 방법을 적용하고 검증하였다. 첫 번째 방법은 생존 경로를 찾기 위한 역추적9trace back) 회로와 2단 SOVA의 가중치 인자(weighting factor)를 찾기 위한 2단 역추적 회로를 동시에 적용시키는 것이다. 이 방법을 적용할 경우 두 단계의 기능을 동시에 수행하도록 하여 레지스터 교환 방식 혹은 역추적 회로만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자(scalling factor)를 적용하여 디코더의 수행 시 발생된 왜곡을 보상하는 것이다. 이 방법을 부호율 1/3, 256 비트의 프레임 사이즈를 가지는 8-state SOVA 디코더에 적용하여 0.25에서 0.33사이의 비례 축소 인자 값을 얻을 수 있었다. 이에 따라 10E-4의 BER(에러율)에서 비례 축소인자가 없는 시스템에 비해 2dB의 SNR(신호 대 잡음비) 성능 향상이 있었다. 이렇게 제시된 방법을 바탕으로 Xillinx XCV 1000E FPGA를 이용하여 검증한 결과 256비트 프레임 사이즈의 경우 최대 33.6MHz 주파수에서 동작하였으며, 845 클럭의 지연속도를 가지고 175K개의 케이트 수를 가지는 단일 칩으로 동작을 검증하였다.

• 정보처리학회논문지C
• /
• 제19C권4호
• /
• pp.239-246
• /
• 2012

WPAN에서 위치추정은 UWB를 사용한 선택적 기능으로 규격화되어 있다. 그러나 실제로는 위치추정 기능이 제공되고, 가격이 저렴하고 개발환경이 제공되고 있는 CSS(Chirp Spread Spectrum) 소자를 주로 사용하고 있다. CSS 소자는 2.4GHz 주파수 대역을 사용하고, 표본화 클럭 주파수가 UWB에 비하여 낮고, 시각정보추출 정확도가 떨어지므로 거리추정 오차가 크게 나타난다. 거리추정 오차는 SDS-TWR 방식을 사용하여 10m 거리에서 30cm～1m 정도로 알려지고 있으며, ($10m{\times}10m$) 환경에서 위치추정 오차는 1～2m 정도로 알려지고 있다. 따라서 보다 개선된 성능이 요구되는 응용을 위해서는 거리추정 이후의 후처리 알고리즘 개발이 중요하게 되었다. 본 논문에서는 고정노드의 주파수편이를 확장 Kalman 필터에 적용하는 방식을 연구하였으며, 각 고정노드의 주파수 편이를 공통의 상태변수와 각 고정노드별 주파수편이 상수로 구분하고 이를 통합하는 주파수편이 보상 확장 Kalman 필터 방식을 제안하였다. 제안된 방식은 CSS WPAN 노드를 사용하여 10cm 이하로 매우 정확한 위치오차 범위 내에서도 이동노드의 위치를 추정할 수 있음을 확인하였다.

• 정보보호학회논문지
• /
• 제12권2호
• /
• pp.21-34
• /
• 2002

본 논문에서는 최근 발표된 멱승방법인 나눗셈 체인을 적용한 새로운 모듈로 멱승기의 하드웨어 구조를 제안하였다. 나눗셈 체인은 제수(divisor) d=2 또는 $d=2^I +1$ 과 그에 따른 나머지(remainder) r을 이용하여 지수 I를 새롭게 변형하는 방법으로 전체 멱승 연산이 평균 약 1.4$log_2$E 번의 곱셈으로 가능한 알고리즘이다. 이것은 Binary Method가 하드웨어 구현 시 항상 worst case인 $2log_2$E의 계산량이 필요한 것과 비교할 때 상당한 성능개선을 의미한다. 전체 구조는 파이프라인 동작이 가능한 선형 시스톨릭 어레이 구조로 설계하였으며, DG(Dependence Graph)를 수평으로 매핑하여 k비트의 키 사이즈에 대해 두 개의 k 비트 프레임이 k/2+3 개의 PE(Processing Element)로 구성된 두 개의 곱셈기 모듈을 통해 병렬로 동시에 처리되어 100% 처리율을 이루게 하였다. 또한, 규칙적인 데이터 패스를 가질 수 있도록 나눗셈체인을 새롭게 코딩하는 방법을 제안하였다. ASIC 구현을 위해 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 이용해 합성한 결과 최장 지연 패스는 4.24ns로 200MHz의 클럭이 가능하며, 1024비트 데이터 프레임에 대해 약 140kbps의 처리속도를 나타낸다. 복호화 시에는 CRT(Chinese Remainder Theorem)를 적용하여 처리속도를 560kbps로 향상시켰다. 전자서명의 검증과정으로 사용되기도 하는 암호화 과정을 수행할 때 공개키 E는 3,17 혹은 $2^{16} +1$의 사용이 권장된다는 점을 이용하여 E를 17 비트로 제한할 경우 7.3Mbps의 빠른 처리속도를 가질 수 있다.